lixinsir

可不可以通过写sdc约束文件来实现呢 具体考虑什么 怎么约 才能实现呢 在综合优化等条件还是不能实现的情况下 谢谢老师

tx_xy

时序不满足，在上述手段都搞不定的情况下，修改代码，HOHO。

夏宇闻

原帖由 lixinsir 于 2011-1-19 22:37 发表 可不可以通过写sdc约束文件来实现呢 具体考虑什么 怎么约 才能实现呢 在综合优化等条件还是不能实现的情况下 谢谢老师

 

 

You can specify all timing constraints in Synopsys Design Constraints (SDC) format using the graphical user interface (GUI), by entering the constraints directly in the Console, or by creating or editing an SDC File in the Quartus II Text Editor. The SDC File should contain only SDC statements from the quartus::sdc or quartus::sdc_ext packages.

If no Synopsys Design Constraints File (.sdc) exists, the TimeQuest analyzer converts any timing assignments from the Quartus II Setting File (.qsf) to an SDC File the first time you use the TimeQuest analyzer. The TimeQuest analyzer supports constraints that allow you to define the timing conditions for your design, such as clock constraints, clock latency, and input and output delays. Timing exceptions allow you to modify the default timing analysis rules for specific paths, such as multicycle paths, false paths, and minimum and maximum delays.

The following sections describe how to specify constraints and exceptions for TimeQuest analysis.

 

您可以参考跟上面信息有关的英文资料，编辑sdc文件或在对话方式下用标准的格式编写约束条件。但自己编写的sdc文件的语句只能来自于Quartus 的 sdc或者sdc_ext软件包。您可以参考上面这段说明理解 TimeQuest analyzer 两种不同约束文件，设置文件（.qsf）和Synopsys设计约束文件（SDC）之间的关系。若综合优化不能实现时序要求，则需要重新编写RTL代码，特别注意数据流的电路结构和状态机的设计，把大的组合逻辑切割成小的块，组合逻辑间插入寄存器组，增加由状态机控制的数据控制开关，实现相同的逻辑功能。

 

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夏宇闻

原帖由 lixinsir 于 2011-1-19 22:37 发表 可不可以通过写sdc约束文件来实现呢 具体考虑什么 怎么约 才能实现呢 在综合优化等条件还是不能实现的情况下 谢谢老师

Important: You must create the timing netlist by using the Create Timing Netlist command before you can specify timing constraints.

 

Clock Constraints

To define a clock:

1. On the Constraints menu, click Create Clock.

2. In the Clock name box, specify a name for the clock.

3. In the Period box, specify the period of the clock.

4. Under Waveform edges, specify the rising and falling edge characteristics of the clock waveform.

5. In the Targets list, specify the signals to which the constraint applies, or click Name Finder (...) to select the targets.

6. Click Run.

To define a generated clock:

1. On the Constraints menu, click Create Generated Clock.

2. In the Clock name box, specify a name for the generated clock.

3. In the Source box, specify the base clock signal from which the generated clock derives, or click Name Finder (...) to select the source.

4. Under Relationship to source, specify the relational properties between the base and generated clocks, with respect to either the period or the waveform of the base clock.

5. To define a generated clock that is inverted from the base clock, turn on Invert waveform.

6. In the Targets list, specify the signals to which the constraint applies, or click Name Finder (...) to select the targets.

7. Click Run.

To set clock latency

1. On the Constraints menu, click Set Clock Latency.

2. Under Latency type, specify whether you want to use early or late clock latency with reference to the rising and/or falling clock transitions.

3. In the Delay value box, specify the clock latency delay.

4. In the Targets list, specify the clock or signals to which the constraint applies, or click Name Finder (...) to select the targets.

5. Click Run.

To set clock uncertainty:

1. On the Constraints menu, click Set Clock Uncertainty.

2. In the From clock list, specify a valid source clock to which the constraint applies, or click Name Finder (...) to select the targets.

3. In the To clock list, specify a valid destination clock to which the constraint applies, or click Name Finder (...) to select the targets.

4. In the Uncertainty box, specify the clock uncertainty.

5. Under Analysis type, specify whether the uncertainty value applies to setup or hold checks.

6. Click Run.

 

deart148

夏老师好，新年快乐。您的学生~

[ 本帖最后由 deart148 于 2011-1-27 20:23 编辑 ]

夏宇闻

原帖由 deart148 于 2011-1-27 20:16 发表 夏老师好，新年快乐。您的学生~

 

谢谢您的新年问候，同样祝您新年快乐，心想事成，工作顺利，前途似锦！

 

夏宇闻

eeleader

夏老师好帅啊!  兔年身体健康!

ddllxxrr

谢谢

夏宇闻

原帖由 ddllxxrr 于 2011-2-7 16:15 发表 谢谢

 

我不理解您提问的意思。我理解的概念是：电路系统的设计必须考虑电路结构，但这并不是指非用电路图表示不可。我们完全可以用RTL级别的VHDL和Verilog模块来表示可以综合成为电路的功能块。为了证明设计模块是正确的，还必须编写测试模块来验证所设计模块的每个功能都符合要求，综合后产生的电路的功能也符合要求。

夏宇闻

原帖由 eeleader 于 2011-1-31 17:01 发表 夏老师好帅啊!  兔年身体健康!

 

谢谢您的兔年问候。我已经是66岁的老头了，给大家回答问题解解闷，打发剩下的日子。老头还能帅吗？不要开玩笑了，照片上看不见皱纹和老年斑罢了！呵呵！

ddllxxrr

谢谢回答，看来得啃VHDL啦，祝你66大顺

soso

呵呵 欢迎大家一起探讨FPGA相关问题
是不是大多还沉浸在过节的气氛中呢？嘿嘿

foursking

夏老师~~感觉FPGA跟单片机很不相同~~不知道该怎么入门~~我希望买个学习板跟数电课一起学，不知道这样子可以嘛~~

夏宇闻

原帖由 foursking 于 2011-2-11 14:30 发表 夏老师~~感觉FPGA跟单片机很不相同~~不知道该怎么入门~~我希望买个学习板跟数电课一起学，不知道这样子可以嘛~~

 

下载ModelSim 6.5用做仿真工具，并下载 Quartus10.0  做Altera FPGA的综合和布局布线工具，再买一本Verilog的教科书，对照书上的例子在PC机上练习。最后才买一块Altera开发板，下载布局布线后的代码，运行FPGA硬件，看运行结果。必须不断练习，直至完全掌握，达到熟练和灵活应用的程度。在有人指导的前提下，有兴趣和电路基础的同学，整个学习过程大约需要3到5个月，可以入门，从而找到实习单位。

foursking

原帖由 夏宇闻 于 2011-2-14 18:21 发表   下载ModelSim 6.5用做仿真工具，并下载 Quartus10.0  做Altera FPGA的综合和布局布线工具，再买一本Verilog的教科书，对照书上的例子在PC机上练习。最后才买一块Altera开发板，下载布局布线后的 ...

 

谢谢夏老师~~我是电子类专业的，有点数模电的基础，看书的话感觉也比较好理解，还是大二的学生还不准备实习，学习FPGA是希望尝试下电子设计竞赛。  不知道您对于我这种情况的人学习FPGA有什么建议嘛？我是准备深造读研的

夏宇闻

原帖由 foursking 于 2011-2-14 23:30 发表   谢谢夏老师~~我是电子类专业的，有点数模电的基础，看书的话感觉也比较好理解，还是大二的学生还不准备实习，学习FPGA是希望尝试下电子设计竞赛。  不知道您对于我这种情况的人学习FPGA有什么建议嘛？ ...

 

我的研究生大部分都是从大2就开始学习，先看我编写的书，做简单的练习，用工具中一些最基本的方法。参加电子设计比赛时就可以用到这些方法，并可逐步加深对工具、设计方法和电路系统的理解。毕业设计一般做一个电路小系统或者较复杂的接口，类似电子设计比赛，多少有些实用价值。而研究生必须独立完成一个真实的工程项目或者参加大型项目，负责一个或几个较大的子系统。进入课题后，学生不用担心学费和生活费，全部由课题费负担。硕士毕业后由于独立工作能力较强，招聘笔试和面试时的表现大部分都十分突出，所以起步工资都较高。绝大多数被国际一流的IC设计（美/台）企业用最高工资雇佣。

foursking

原帖由 夏宇闻 于 2011-2-15 10:53 发表   我的研究生大部分都是从大2就开始学习，先看我编写的书，做简单的练习，用工具中一些最基本的方法。参加电子设计比赛时就可以用到这些方法，并可逐步加深对工具、设计方法和电路系统的理解。毕业设计一般做 ...

 

我们学校没有这样的氛围诶，基本上研究生才接触FPGA，自学起来难度也比较大。本科的时候学的东西都比较多，都是浅尝辄止，谈不上什么深入。这样就业的话能力肯定不强，夏老师研究生招外校的嘛，外推呢。。。

Flotant_wings

大家好，我是个新手。我这几天在写含消抖的矩阵键盘的代码。键盘扫描时间和消抖延时把握不好！恳求赐教~~~~

夏宇闻

原帖由 foursking 于 2011-2-15 12:38 发表   我们学校没有这样的氛围诶，基本上研究生才接触FPGA，自学起来难度也比较大。本科的时候学的东西都比较多，都是浅尝辄止，谈不上什么深入。这样就业的话能力肯定不强，夏老师研究生招外校的嘛，外推呢。。 ...

 

我已经退休不能再招研究生。如果您有兴趣和能力，我可以指导你自学。

夏宇闻

原帖由 Flotant_wings 于 2011-2-16 11:12 发表 大家好，我是个新手。我这几天在写含消抖的矩阵键盘的代码。键盘扫描时间和消抖延时把握不好！恳求赐教~~~~

 

键盘消除抖动的程序对于初学者有一些难度。首先要编写好测试程序，模拟键盘的按下与抖动产生的信号，假设时间超过n毫秒的被认为已经按下，小于n毫秒的脉冲被认为是抖动。按键信号与时钟信号是异步的，所以还有异步输入信号的同步转换问题。许多设计教材上的小键盘程序只是原理性的，不能实用，因为容易出现错误输入。可靠的实用扫描键盘的Verilog代码需要仔细考虑，并且必须用类似真实情况的测试信号进行较长时间的认真测试，没有任何问题，设计才能算完成。