soso

谁来自告奋勇整理下？ 就是将问题+答案 整理出来，再分类整理

zhiha258

我来想学，可是还没入门。工具都没有---

emnqsu

夏老师，您好，我是大三开始接触FPGA的，之前老师上课时教的是VHDL，之后我自己自学了VERILOG和NIOSII，毕设就是用的NIOSII。现在大四阶段，但我已出来工作，可能是因为我自身学的不是很好加上这边相应性质工作比较少，找了半个月没找到有关FPGA这块的工作，现在在一家公司做硬件助理，在这也有1个多月了，可是提不起什么兴趣，感觉比没上班时还迷茫了，想要年后换份工作，在工作之余在重新看单片机，希望明年能有个机会去接触编程···能否请您指导下，在我换下份工作之前（编程方面的工作）除了51单片机需要巩固外，我还需要看些什么方面的书籍？谢谢！

夏宇闻

原帖由 zhiha258 于 2011-1-12 09:22 发表 我来想学，可是还没入门。工具都没有---

 

工具，如ModelSim6.5 和Quartus II 10.0 等可以用关键字查询到有关网页下载。您只要稍微花一点时间就可以找到，也可以找已经下载并能使用这两个工具的同学或者老师帮助，虚心向他们请教；如经济条件许可，也可以参加当地或者北京的FPGA学习班。想学是成功的第一条件，然后就是真的动手开始操作，只想而不采取动，理想永远不能变成现实。

夏宇闻

原帖由 emnqsu 于 2011-1-12 15:23 发表 夏老师，您好，我是大三开始接触FPGA的，之前老师上课时教的是VHDL，之后我自己自学了VERILOG和NIOSII，毕设就是用的NIOSII。现在大四阶段，但我已出来工作，可能是因为我自身学的不是很好加上这边相应性质工作比较少 ...

 

虽然您有VHDL的学习经历，之后又自学过VERILOG和NIOSII，这很好，但招聘单位主要看您是否真能独立完成一个小规模的与FPGA设计有关的产品样机。如果您真有实际动手能力，则可以在网上寻找能在两三个月内完成的小项目，以取得小公司的信任。有许多小公司缺少设计人员，只要您能按照约定帮助他们完成设计，交付产品的样机，他们就会付给您相应的报酬，并根据公司的经济实力和市场情况，吸纳您为新产品开发组成员。如果您觉得自己还缺少实际动手能力，需要找有经验的工程师带一段，您可以参加培训班学习，或者为别人当助手，看一看自己是否适合做这一领域的工作。其实适合年轻人的工作很多，做数字逻辑设计只适合有毅力、不怕困难、思维清晰、电路基础好、英文技术文献阅读能力高的学生。如果只觉得做软件或者硬件设计工作高级，有技术含量，不分析自己的业务条件是不切合实际的。

emnqsu

好的，谢谢夏老师！

qd0090

想请教夏老师一个问题：

在FPGA中，if的嵌套最好不要超过几个？（或者说“嵌套”最好不要超过几层）

跟频率有关么？比如说如果我的模块时钟只有1MHz，那么是否就可以多嵌套几个？

 

做FPGA也有快一年了，别说keep hardware in mind了，

我现在简直就是no hardware in mind，呵呵，各位有什么好的方法给传授传授？

 

我用的是xilinx的FPGA，在MAP中有个FPGA EDITER，可以看到代码生成的硬件电路是什么样子的，

可是里面的symbol我不清楚是什么东西（比如说管角对应的是什么等），有没有什么相关的资料可以参考一下？

 

谢谢夏老师！

[ 本帖最后由 qd0090 于 2011-1-14 09:17 编辑 ]

stepan

夏老师，您好！
    我想问下，将一段lattice公司的vhdl代码移到actel的芯片中为什么会不能实现相同的功能？是跟不同公司或者不同芯片之间的延迟有关吗？该怎么去调试呢？

Sea_eeworld

heningbo

最近使用Quartus7.2老是出问题。

然后就重装一次

发现licence无效（使用破解器破解的，但是我只是学习而已，没有从事商业目的啊）

无法使用。于是全部卸载后，就将网络断开，重新安装。



安装并破解后，将网络恢复。发现不支持EP2Q8208器件。



没办法，又重新卸载，断开网络。



重新安装，破解后，不恢复网络。然后找个基于EP2Q8208器件的例程，运行就好了


这是为什么呢?

敬请指点

夏宇闻

原帖由 qd0090 于 2011-1-14 09:12 发表 想请教夏老师一个问题：在FPGA中，if的嵌套最好不要超过几个？（或者说“嵌套”最好不要超过几层）跟频率有关么？比如说如果我的模块时钟只有1MHz，那么是否就可以多嵌套几个？   做FPGA也有快一年了， ...

 

在FPGA设计中原则上不考虑电路的时钟频率，if嵌套多几层也没有关系。但嵌套层次太多的程序，不容易理解。这些if条件无非是变量之间的逻辑关系，可以用连续赋值语句表示，也可以用case语句表示，总之要把自己的设计意图清晰地表示出来。这样以后的维护就比较容易，否则即使程序调通了，移植到别的场合，出现一些问题，有时候连自己都无法修改，别人就更无法修改。

夏宇闻

原帖由 stepan 于 2011-1-14 15:15 发表 夏老师，您好！ 我想问下，将一段lattice公司的vhdl代码移到actel的芯片中为什么会不能实现相同的功能？是跟不同公司或者不同芯片之间的延迟有关吗？该怎么去调试呢？

 

不同厂商的FPGA的虽然原理基本相同，但内部构造不完全相同，参数化模块的接口名称和时序很不相同。所以HDL原代码中只有标准的组合逻辑和状态机，编写的风格也非常规范，同一厂家不同器件，甚至不同厂家不同器件之间的逻辑移植不应该存在任何问题，但牵涉到具体的引脚和参数化模块，则必须认真修改，才能变成有用的设计资源。

夏宇闻

原帖由 heningbo 于 2011-1-15 14:12 发表 最近使用Quartus7.2老是出问题。 然后就重装一次 发现licence无效（使用破解器破解的，但是我只是学习而已，没有从事商业目的啊） 无法使用。于是全部卸载后，就将网络断开，重新安装。 安装并破解 ...

 

EDA软件的安装与下载的程序版本、Licence的破解和计算机环境都有关系。所以最好先确认下载的版本和Licence破解器是没有问题的，才开始操作，然后确定计算机的环境是否有问题，是否有病毒感染，环境变量是否配置妥当，网络是否存在问题等等，否则要浪费不少时间。所以最好请有经验的同学帮忙，或者到培训班求助。

lixinsir

难得有老师专门在这儿 帮助我们回答问题啊
我看了好多时序约束方面的资料，请问下两个模块 比如说解调和译码分别放在两个FPGA里面，中间用PCB走线连接，这个时序约束，怎么约啊 ！老师给个大概的提示 我来想想 我老是闹不明白 clk Th 和clk Tsu 到底是个什么概念。是一个clk的一半一半么？书上看的 Tsu=datadelay+micro Tsu-clk delay 这几个延时 怎么计算啊 谢谢

wstt

夏老师，您好！
您能否跟我们讲解下testbench呢？
一直都写的不好，希望您能指导下

夏宇闻

原帖由 lixinsir 于 2011-1-15 20:30 发表 难得有老师专门在这儿 帮助我们回答问题啊我看了好多时序约束方面的资料，请问下两个模块 比如说解调和译码分别放在两个FPGA里面，中间用PCB走线连接，这个时序约束，怎么约啊 ！老师给个大概的提示 我来想想 我老 ...

 

如果在两个模块分在两个FPGA中实现，它们之间的连接线不属于综合约束可控制的范围。综合约束只能管住一个FPGA内部的时序约束。线路板上的信号频率不能太高，如果用普通材料的线路板（特殊设计的绝缘材料、铜薄、焊盘、通孔的信号频率可以高一些），两块电路芯片在线路板上的距离有几厘米，即使连接线平行，看起来很近，长度也相差不大，但信号的时钟频率若大于30Mhz，线路板上两片FPGA之间的连接线路必须做信号完整性分析核实信号变化情况，否则很可能出现数据传递不可靠的情况。两片FPGA的时钟最好由同一个石英晶体输入，而且接收信号的FPGA应该使用片上的锁相环产生更高的时钟频率来提取外部30Mhz的信号。

夏宇闻

原帖由 wstt 于 2011-1-18 17:03 发表 夏老师，您好！您能否跟我们讲解下testbench呢？一直都写的不好，希望您能指导下

 

编写TestBench需要能根据设计要求，灵活使用多种Verilog语法。总而言之，考虑要严谨，至少把设计电路所要求的各个功能多测试几遍，没有发现任何问题，逻辑功能设计才能暂时告一段落。若做 ASIC设计，则更需要仔细，测试中的小疏漏，可能造成投片的失败，浪费大量的经费。做FPGA则容易一些，若功能不完全符合要求，还可以重新设计，只是浪费一点时间。关于技巧，您可以参考我书上的I2C小设计和RISC_CPU这两个小设计的testbench和附带的信号虚拟模块和存储器虚拟模块。

lixinsir

比如说像这个建立时间不满足 该怎么约束啊 能不能结合一个实例 讲下 该怎么样约束才能满足时序要求 谢谢

[ 本帖最后由 lixinsir 于 2011-1-18 22:48 编辑 ]

wstt

谢谢夏老师

夏宇闻

原帖由 lixinsir 于 2011-1-18 22:33 发表 比如说像这个建立时间不满足 该怎么约束啊 能不能结合一个实例 讲下 该怎么样约束才能满足时序要求 谢谢 59164

 

具体问题具体分析。在逻辑设计正确的前提下，解决建立时间不能满足要求的最简单方法是降低全局时钟的频率。若时钟频率不能降低，则修改状态编码为独热码，如果已经是独热编码，则需要更换芯片型号，使用更高速度的芯片。如果不能换更高速度的芯片，还可以修改综合优化条件，综合时特别指定选择高速。