smart0604

夏老师：那为什么我把时钟放到全局时钟网络skew还这么大啊，不是说全局时钟网络skew很小的吗？

夏宇闻

原帖由 smart0604 于 2010-12-30 10:01 发表 夏老师：那为什么我把时钟放到全局时钟网络skew还这么大啊，不是说全局时钟网络skew很小的吗？

 

全局时钟并不能改变您设计的电路结构，改变的只是所有触发器的时钟端都连接到这个时钟网络而已。所以您必须下功夫修改代码，在复杂组合逻辑中间插入寄存器，把状态机的编码修改为独热码，把计数器改成移位寄存器。。。。。

夏宇闻

原帖由 smart0604 于 2010-12-30 10:01 发表 夏老师：那为什么我把时钟放到全局时钟网络skew还这么大啊，不是说全局时钟网络skew很小的吗？

 

您设计的FPGA内部时钟已经高达200MHz，两层组合逻辑的门延迟差不多就有2到3ns，如果组合逻辑的层数多，延迟超过5ns是很容易的。

小志

好准确啊！学习了

smart0604

begin
                         if(dainy[DATA_WIDTH-1]==1'b0)
                                begin
                                dainx_i<=~dainx+1;
                                adder_26 adder_x00(clk,reset,dainx,dainy,x0);
                                adder_26 adder_y00(clk,reset,dainy,dainx_i,y0);
                                //x0<=dainx+dainy;
                                //y0<=dainy-dainx;
                                end
                        else
                                begin
                                dainy_i<=~dainy+1;
                                adder_26 adder_x01(clk,reset,dainx,dainy_i,x0);
                                adder_26 adder_y01(clk,reset,dainy,dainx,y0);
                                //x0<=dainx-dainy;
                                //y0<=dainy+dainx;
                                end
                end

smart0604

quartus报错：
Error (10170): Verilog HDL syntax error at cordic.v(35) near text "adder_x00";  expecting "<=", or "="

夏宇闻

原帖由 smart0604 于 2010-12-30 22:35 发表 begin if(dainy[DATA_WIDTH-1]==1'b0) begin dainx_i

 

实例引用必须放在过程块的外部，它表示的是具体的硬件组件，而不是过程。

smart0604

多谢夏老师，问题解决了。

smart0604

夏老师：为什么我在用quartus 9.1的时候logiclock功能没有content back annotation选型卡了，没有这个选项卡我怎么反标注来实现logiclock功能啊

smart0604

夏老师，又有问题请教你了，为什么我在quartus中编译出来185MHz频率的工程，在180M的情况下运行，AD采样出来用signaltap看到的信号还是有毛刺啊，奇怪啊。望夏老师指点。

[ 本帖最后由 smart0604 于 2011-1-5 16:34 编辑 ]

smart0604

毛刺好像是周期性的

夏宇闻

原帖由 smart0604 于 2011-1-5 16:33 发表 夏老师，又有问题请教你了，为什么我在quartus中编译出来185MHz频率的工程，在180M的情况下运行，AD采样出来用signaltap看到的信号还是有毛刺啊，奇怪啊。望夏老师指点。58580

 

signaltap只能记录逻辑信号，即1和0的序列，但几位1/0一组（例如8位，12位等）可以表示数值大小，您贴的模拟波形是否是您把数字量显示转变成幅度值再缩小后看到的阶梯波形。

尚水云者

谢谢 夏老师

ZBXMIN

夏老好！

smart0604

恩，就是把数字量显示转变成幅度值再缩小后看到的阶梯波形。

夏宇闻

原帖由 smart0604 于 2011-1-4 15:45 发表 夏老师：为什么我在用quartus 9.1的时候logiclock功能没有content back annotation选型卡了，没有这个选项卡我怎么反标注来实现logiclock功能啊

 

我已回答了这个问题，为什么答案不见了？

逻辑锁定功能必须先设定逻辑锁定区域。在布局布线过程中把实例和节点圈定在该逻辑锁定区才可以实现逻辑的锁定。您可以查说明书，了解具体用法。

smart0604

出现这个毛刺是什么原因啊，夏老师，请指教

夏宇闻

原帖由 smart0604 于 2011-1-6 16:59 发表 出现这个毛刺是什么原因啊，夏老师，请指教

 

这些毛刺是A/D转换过程中必然出现的噪声，展开后选用数字方式能看到持续时间较短的随机数据。

blueblacktzb

夏老师好！
希望斑竹把夏老师的回答问题分类下，这样有助于我们这样的新手！

jameswangsynnex

积极参与！