夏宇闻

原帖由 evistera 于 2011-3-7 09:26 发表 夏老师，我在用Array-Multiplier做18×18-bit的乘法器时，遇到问题是速度运行很慢，而且占用很大的资源，在位数较低的乘法运算里头，Array-Multiplier还挺好的；请问针对于位数很大的情况，哪种算法的乘法器是比较好 ...

 

请问您是研究乘法器还是使用乘法器？这可是两件不同的工作。若是使用，我建议您根据工程需求，选用FPGA中的参数化乘法模块，做适当的配置，使面积和运算速度满足需求即可。如果研究乘法器，则另当别论了。对于工程师而言，如果不讲环境和条件，是无所谓好坏的。我认为，用最简单最可靠的方法满足工程需求就是最好的方案。

夏宇闻

原帖由 henser 于 2011-3-7 15:13 发表 有哪位有经验的电子工程师指点一下，我现在还是一位大学生，现在想自己系统化的学习51单片机和嵌入式的知识，麻烦指点一下需要什么基础知识和如何一步一步去学，要系统化地看那些书和资料，感谢回复

 

如果您数字电路和模拟电路已经学过，我认为可以开始学习硬件描述语言和汇编语言。我建议您通过我编写的《Verilog数字系统教程》学习Verilog和基本的逻辑结构模型。当然还有许多其他书可以读。但是最好把这本书看明白。为了看明白，您必须在PC机上装上ModelSim6.5和Quartus10.0,并学习这两种工具的使用，通过工具和书本知识，了解数字系统是如何构成的和单片机的工作原理。具体使用51单片机有许多书籍，一般只介绍如何编写C程序,定义接口，如何转变成汇编和机器码下载，其实还是没有搞懂CPU是如何工作的，认真学了后虽然可以使用51单片机，然而工作原理仍旧含糊不清。若想搞清楚基本电路如何组成可用机器码操作的小CPU，必须读懂我编写书的后几章，并且在ModelSim工具上仿真。在QuartusII 上综合，变成具体电路结构，再次仿真。通过这些实践，您就能较彻底地把数字元件组成计算机系统的原理搞明白。

夏宇闻

原帖由 鑫海宝贝 于 2011-3-7 16:13 发表 刚开始学习fpga不久，会常来老师这里的哈哈哈

 

欢迎光临，多提出意见和建议，谢谢！

henser

十分感谢夏老师的回复，我去尝试一下，个人觉得兴趣挺重要的

zuozhuang

夏老师，真的很感谢您能够不辞辛苦回答论坛里的问题。想问下您，用quartus II和nios怎么自己生成一个IP核出来？

smart0604

这个是在quartus中的block图我把它转为verilog再在modelsim中仿真，可是结果不对，


请问夏老师这是为什么啊？

[ 本帖最后由 smart0604 于 2011-3-8 10:45 编辑 ]

Lixinsir

夏老师，请问：set input delay min xns clk getports
set output delay min xns clk getports
分别是什么意思？

鑫海宝贝

谢谢老师，我会尽力自己努力学习fpga的，原来没来这个群真不知道自己该怎么学，总总担心这个不会那个不会，现在不用担心了哈哈哈，咱们这个论坛，应该所以问题都可以解决哈哈哈，我也可以尽我所能帮助其他人哈哈哈

evistera

Xilinx和Altera公司都提供了乘法器的IP核，
在遇到位数很大的两数相乘，直接使用这两家公司的乘法器IP核，当然是一个很好的选择；
但是，这也就限制了只能在某家公司的芯片上运行，和开发环境绑定在一起，有些不希望如此；
基于此，想自己设计一个乘法器，能针对很高的位数，在速度和面积上都有比较好的表现。
现在遇到了一个问题是24-bit×24-bit乘法器的设计，使用过Serial-parallel，Array Multiplier，等都不怎么理想，Serial-parallel速度是很快，然而延时太多；
不知道Xilinx 和Altera公司的乘法器IP核是基于什么算法实现的，如果能知道这方面的一些资料，那就非常好了，

henser

哪位老师或高人有ModelSim6.5和Quartus10.0的呢，在网上找和下载比较艰难，麻烦可以上传一下，万分感谢

tx_xy

原帖由 evistera 于 2011-3-7 09:26 发表 夏老师，我在用Array-Multiplier做18×18-bit的乘法器时，遇到问题是速度运行很慢，而且占用很大的资源，在位数较低的乘法运算里头，Array-Multiplier还挺好的；请问针对于位数很大的情况，哪种算法的乘法器是比较好 ...

乘法器又要速度快 又要占用资源少 通常比较难。
如何快速实现乘法，尤其是在位数很大的情况下，就不能简单的使用乘法器咯，应该仔细揣摩算法，如何更巧妙的去实现。

夏宇闻

原帖由 smart0604 于 2011-3-8 10:40 发表 这个是在quartus中的block图我把它转为verilog再在modelsim中仿真，可是结果不对， 请问夏老师这是为什么啊？

 

请您把转换后的Verilog模块发到网上，让我看看。

夏宇闻

原帖由 tx_xy 于 2011-3-8 22:57 发表 乘法器又要速度快 又要占用资源少 通常比较难。如何快速实现乘法，尤其是在位数很大的情况下，就不能简单的使用乘法器咯，应该仔细揣摩算法，如何更巧妙的去实现。

 

做特定算法电路时确实应该如这位同学的想法一样使用巧妙的方法，把计算过程做适当简化，不是精度越高越好，只要满足工程需求即可。如果一定要做18位X18位硬件的高速乘法器，可以参考 digital Arithematic，这一类书都是英文原版的，因为读者很少，没有看到有中文版本的。Digital Arithematic 课程是美国MIT和许多著名大学的ECE（电子计算机工程）专业硕士生的必修课。中国著名大学和科学院计算机所是否有开数字算术逻辑课的老师，我不太清楚。

夏宇闻

原帖由 zuozhuang 于 2011-3-8 09:58 发表 夏老师，真的很感谢您能够不辞辛苦回答论坛里的问题。想问下您，用quartus II和nios怎么自己生成一个IP核出来？

 

自己设计的数字逻辑模块（包括RTL代码、网表、虚拟模型等），如果有普遍的使用价值就是一个IP核。不但自己可以使用，包装和说明书写好后也可以作为商品供其他设计者使用。您说的Nios是QuartusII工具提供用户免费使用的一个可配置和裁剪的高性能CPU核，有自己的操作系统，也可用小型的通用操作系统，这个CPU可以在FPGA内运行，所以不必连接外部的CPU也可以做类似于计算机那样的通过ROM或者RAM中运行软件控制的操作，包括人机界面的设计，TFT液晶屏幕的显示，控制多任务调度等等。所以现代FPGA其实已是一个完整的嵌入式计算机系统，所以用来开发Nios核的软件工具被称为SOPCBuilder，其含义是指在可编程芯片上的完整电路系统（SOPC）构造师。还有一个一体化的软件开发环境（IDE）与其配套，帮助软件开发。

smart0604

夏老师，我仔细看了下quartus转换的verilog代码，发现有错误，怎么quartus还会转换有错误啊，我应该怎么使用原理图了了，不然再modelsim上都不能正确仿真了，对了，夏老师，我现在的水平对于写verilog代码都没有什么问题了，也可以在FPGA上运行实现了，请问我该在什么方面努力来进一步提高自己的水平啊，可以有什么我这个阶段的推荐的读物吗？谢谢夏老师了。

夏宇闻

原帖由 smart0604 于 2011-3-9 16:57 发表 夏老师，我仔细看了下quartus转换的verilog代码，发现有错误，怎么quartus还会转换有错误啊，我应该怎么使用原理图了了，不然再modelsim上都不能正确仿真了，对了，夏老师，我现在的水平对于写verilog代码都没有什么 ...

 

现在用电路图设计的人越来越少，也许转换工具内部有bug没有被发现，也可能您什么地方搞错了，从逻辑图转换成Verilog模块出了错误。如果您觉得自己编写Verilog代码没有问题，您就可以接任务做项目。目前社会上对能做FPGA设计的工程师的需求量很大，硬件设计的一大部分正在转变为FPGA设计，望您继续努力找到好工作。

smart0604

夏老师，请问现在公司中的硬件工程师工作内容都是什么啊，现在也有逻辑工程师的岗位，请问这些岗位都有什么利弊了。感谢夏老师的指导。

夏宇闻

原帖由 Lixinsir 于 2011-3-8 13:59 发表 夏老师，请问：set input delay min xns clk getports set output delay min xns clk getports 分别是什么意思？

 

从字面上理解可能是要求您设置输入（输出）信号的延迟约束。即要求您设置布局布线工具，令布局布线工具将有关内部时钟到引脚的延迟控制在x纳秒内。我只是根据字面含义猜测的，很可能是错误的，别把我的解释当一回事。望您能告诉我，在综合那些引脚时出现这样的提示，这些引脚除了是输入和输出外，对其还有什么别的要求？请参考所用综合工具的手册。

 

 

夏宇闻

原帖由 smart0604 于 2011-3-9 17:42 发表 夏老师，请问现在公司中的硬件工程师工作内容都是什么啊，现在也有逻辑工程师的岗位，请问这些岗位都有什么利弊了。感谢夏老师的指导。

 

画线路板，调试电路，设计FPGA逻辑，干什么工作都一样，都要不怕吃苦、认真负责才能得到领导认可。

smart0604

谢谢夏老师，我会努力的。