分析-VERILOG上升沿检测表达

eeleader

分析-VERILOG上升沿检测表达 [复制链接]

always @(posedge clk)
                 begin
wrsigbuf<= wrsig；                       
wrsigrise<=(~wrsigbuf)&wrsig;
                end

说当wrsig从0到1时，wrsigrise为1

 

分析如下：

当wrsig为0时，wrsigbuf和wrsigrise都为0。
当wrsig跳到1时，
wrsigbuf<= wrsig；（右边为1）
wrsigrise<=(~wrsigbuf)&wrsig;  
（右边的wrsig为1，
因为wrsigbuf<= wrsig还没有赋值
所以wrsigbuf是前面那个周期时的0，