网上看的串口自发自收的代码有点疑问，感觉是小问题，帮看下

lixinsir

网上看的串口自发自收的代码有点疑问，感觉是小问题，帮看下 [复制链接]

（顶层模块）：
module my_uart_top(clk,rst_n,rs232_rx,rs232_tx);

input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input rs232_rx;
// RS232接收数据信号
output rs232_tx;
//
RS232发送数据信号

wire bps_start;
//接收到数据后，波特率时钟启动信号置位
wire clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点
wire[7:0] rx_data;
//接收数据寄存器，保存直至下一个数据来到
wire rx_int;
//接收数据中断信号,接收到数据期间始终为高电平
//----------------------------------------------------
speed_select
speed_select(
.clk(clk),
//波特率选择模块，接收和发送模块复用，不支持全双工通信

.rst_n(rst_n),

.bps_start(bps_start),

.clk_bps(clk_bps)

);

my_uart_rx
my_uart_rx(
.clk(clk),
//接收数据模块

.rst_n(rst_n),

.rs232_rx(rs232_rx),

.clk_bps(clk_bps),

.bps_start(bps_start),

.rx_data(rx_data),

.rx_int(rx_int)

);

my_uart_tx
my_uart_tx(
.clk(clk),
//发送数据模块

.rst_n(rst_n),

.clk_bps(clk_bps),

.rx_data(rx_data),

.rx_int(rx_int),

.rs232_tx(rs232_tx),

.bps_start(bps_start)

);

endmodule


module speed_select(clk,rst_n,bps_start,clk_bps);

input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input bps_start;
//接收到数据后，波特率时钟启动信号置位
output clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点

parameter
bps9600
= 5207,
//波特率为9600bps



bps19200
= 2603,
//波特率为19200bps

bps38400
= 1301,
//波特率为38400bps

bps57600
= 867,
//波特率为57600bps

bps115200
= 433;
//波特率为115200bps

parameter
bps9600_2
= 2603,

bps19200_2
= 1301,

bps38400_2
= 650,

bps57600_2
= 433,

bps115200_2 = 216;


reg[12:0] bps_para;
//分频计数最大值
reg[12:0] bps_para_2;
//分频计数的一半
reg[12:0] cnt;
//分频计数
reg clk_bps_r;
//波特率时钟寄存器

//----------------------------------------------------------
reg[2:0] uart_ctrl;
// uart波特率选择寄存器
//----------------------------------------------------------

lixinsir

always @ (posedge clk or negedge rst_n) begin

    if(!rst_n) begin

           uart_ctrl <= 3'd0;   //默认波特率为9600bps

       end

    else begin

           case (uart_ctrl)  //波特率设置

              3'd0:  begin

                     bps_para <= bps9600;

                     bps_para_2 <= bps9600_2;

                     end

              3'd1:  begin

                     bps_para <= bps19200;

                     bps_para_2 <= bps19200_2;

                     end

              3'd2:  begin

                     bps_para <= bps38400;

                     bps_para_2 <= bps38400_2;

                     end

              3'd3:  begin

                     bps_para <= bps57600;

                     bps_para_2 <= bps57600_2;

                     end

              3'd4:  begin

                     bps_para <= bps115200;

                     bps_para_2 <= bps115200_2;

                     end

              default: ;

              endcase

       end

end



always @ (posedge clk or negedge rst_n)

    if(!rst_n) cnt <= 13'd0;

    else if(cnt
    else cnt <= 13'd0;



always @ (posedge clk or negedge rst_n)

    if(!rst_n) clk_bps_r <= 1'b0;

    else if(cnt==bps_para_2 && bps_start) clk_bps_r <= 1'b1;    // clk_bps_r高电平为接收或者发送数据位的中间采样点

    else clk_bps_r <= 1'b0;



assign clk_bps = clk_bps_r;



endmodule





module my_uart_rx(clk,rst_n,rs232_rx,clk_bps,bps_start,rx_data,rx_int);



input clk; // 50MHz主时钟

input rst_n;  //低电平复位信号

input rs232_rx;   // RS232接收数据信号

input clk_bps;    // clk_bps的高电平为接收或者发送数据位的中间采样点

output bps_start; //接收到数据后，波特率时钟启动信号置位

output[7:0] rx_data; //接收数据寄存器，保存直至下一个数据来到

output rx_int;    //接收数据中断信号,接收到数据期间始终为高电平



//----------------------------------------------------------------

reg rs232_rx0,rs232_rx1,rs232_rx2; //接收数据寄存器，滤波用

wire neg_rs232_rx;   //表示数据线接收到下降沿



always @ (posedge clk or negedge rst_n) begin

    if(!rst_n) begin

           rs232_rx0 <= 1'b1;

           rs232_rx1 <= 1'b1;

           rs232_rx2 <= 1'b1;

       end

    else begin

           rs232_rx0 <= rs232_rx;

           rs232_rx1 <= rs232_rx0;

           rs232_rx2 <= rs232_rx1;

       end

end



assign neg_rs232_rx = rs232_rx2 & ~rs232_rx1; //接收到下降沿后neg_rs232_rx置高一个时钟周期



//----------------------------------------------------------------

reg bps_start_r;

reg[3:0]   num;   //移位次数

reg rx_int;   //接收数据中断信号,接收到数据期间始终为高电平



always @ (posedge clk or negedge rst_n) begin

    if(!rst_n) begin

           bps_start_r <= 1'bz;

           rx_int <= 1'b0;

       end

    else if(neg_rs232_rx) begin

           bps_start_r <= 1'b1; //启动接收数据

           rx_int <= 1'b1;   //接收数据中断信号使能

           end

    else if(num==4'd12) begin

           bps_start_r <= 1'bz; //数据接收完毕

           rx_int <= 1'b0;      //接收数据中断信号关闭

       end

end



assign bps_start = bps_start_r;



//----------------------------------------------------------------

reg[7:0] rx_data_r;  //接收数据寄存器，保存直至下一个数据来到

//----------------------------------------------------------------



reg[7:0]   rx_temp_data; //但前接收数据寄存器

reg rx_data_shift;   //数据移位标志



always @ (posedge clk or negedge rst_n) begin

    if(!rst_n) begin

           rx_data_shift <= 1'b0;

           rx_temp_data <= 8'd0;

           num <= 4'd0;

           rx_data_r <= 8'd0;

       end

    else if(rx_int) begin    //接收数据处理

       if(clk_bps) begin //读取并保存数据,接收数据为一个起始位，8bit数据，一个结束位      

              rx_data_shift <= 1'b1;

              num <= num+1'b1;

              if(num<=4'd8) rx_temp_data[7] <= rs232_rx;    //锁存9bit（1bit起始位，8bit数据）

           end

       else if(rx_data_shift) begin    //数据移位处理   

              rx_data_shift <= 1'b0;

              if(num<=4'd8) rx_temp_data <= rx_temp_data >> 1'b1;  //移位8次，第1bit起始位移除，剩下8bit正好时接收数据

              else if(num==4'd12) begin

                     num <= 4'd0;  //接收到STOP位后结束,num清零

                     rx_data_r <= rx_temp_data;  //把数据锁存到数据寄存器rx_data中

                  end

           end

       end

end



assign rx_data = rx_data_r;



endmodule





module my_uart_tx(clk,rst_n,clk_bps,rx_data,rx_int,rs232_tx,bps_start);



input clk;    // 50MHz主时钟

input rst_n;  //低电平复位信号

input clk_bps;       // clk_bps的高电平为接收或者发送数据位的中间采样点

input[7:0] rx_data;  //接收数据寄存器

input rx_int;     //接收数据中断信号,接收到数据期间始终为高电平,在次利用它的下降沿来启动发送数据

output rs232_tx;  // RS232发送数据信号

output bps_start; //接收或者要发送数据，波特率时钟启动信号置位



//---------------------------------------------------------

reg rx_int0,rx_int1,rx_int2;    //rx_int信号寄存器，捕捉下降沿滤波用

wire neg_rx_int;  // rx_int下降沿标志位



always @ (posedge clk or negedge rst_n) begin

    if(!rst_n) begin

           rx_int0 <= 1'b0;

           rx_int1 <= 1'b0;

           rx_int2 <= 1'b0;

       end

    else begin

           rx_int0 <= rx_int;

           rx_int1 <= rx_int0;

           rx_int2 <= rx_int1;

       end

end



assign neg_rx_int =  ~rx_int1 & rx_int2;  //捕捉到下降沿后，neg_rx_int拉地保持一个主时钟周期



//---------------------------------------------------------

reg[7:0] tx_data; //待发送数据的寄存器

//---------------------------------------------------------

reg bps_start_r;

reg tx_en; //发送数据使能信号，高有效

reg[3:0] num;



always @ (posedge clk or negedge rst_n) begin

    if(!rst_n) begin

           bps_start_r <= 1'bz;

           tx_en <= 1'b0;

           tx_data <= 8'd0;

       end

    else if(neg_rx_int) begin   //接收数据完毕，准备把接收到的数据发回去

           bps_start_r <= 1'b1;

           tx_data <= rx_data;  //把接收到的数据存入发送数据寄存器

           tx_en <= 1'b1;       //进入发送数据状态中

       end

    else if(num==4'd11) begin   //数据发送完成，复位

           bps_start_r <= 1'bz;

           tx_en <= 1'b0;

       end

end



assign bps_start = bps_start_r;



//---------------------------------------------------------

reg rs232_tx_r;



always @ (posedge clk or negedge rst_n) begin

    if(!rst_n) begin

           num <= 4'd0;

           rs232_tx_r <= 1'b1;

       end

    else if(tx_en) begin

           if(clk_bps)   begin

                  num <= num+1'b1;

                  case (num)

                     4'd0:  rs232_tx_r <= 1'b0; //发送起始位

                     4'd1:  rs232_tx_r <= tx_data[0];   //发送bit0

                     4'd2:  rs232_tx_r <= tx_data[1];   //发送bit1

                     4'd3: rs232_tx_r <= tx_data[2]; //发送bit2

                     4'd4: rs232_tx_r <= tx_data[3]; //发送bit3

                     4'd5: rs232_tx_r <= tx_data[4]; //发送bit4

                     4'd6: rs232_tx_r <= tx_data[5]; //发送bit5

                     4'd7:  rs232_tx_r <= tx_data[6];   //发送bit6

                     4'd8: rs232_tx_r <= tx_data[7]; //发送bit7

                     4'd9: rs232_tx_r <= 1'b0;   //发送结束位

                      default: rs232_tx_r <= 1'b1;

                     endcase

              end

           else if(num==4'd11) num <= 4'd0;   //复位

       end

end



assign rs232_tx = rs232_tx_r;



endmodule

问题是加粗的部分，感觉在这个进程内rx_0,1,2的值应该是一样的，所以neg_rx232_rx是无论如何也不可能拉高并保持一个主时钟周期的

调试的过程也证明了这个观点，num不加，rx_int未置高，但是不知道怎么改，还是我理解的有问题，我理解的是进程之间是并行的，但是哥哥进程内部仍是顺序执行的，大家帮忙看下。。谢谢



问题部分已加粗

lixinsir

怎么大家不屑于回答这种问题啊？？？

wenhuawu

加粗部分应该是对的，正因为程序是并行执行的，所以每次只能实现一个传值，即值是从上到下依次传递的，根据程序注释也说了这个部分是滤波部分！

HDLWorld

有测试向量的话也一起贴出来。  加粗部分综合后是3个寄存器。 所以，估计是你的测试向量有问题。

lixinsir

你的意思是加粗部分要在3个clk才能完成赋值是么？
但是assign neg_rx_int =  ~rx_int1 & rx_int2;  //捕捉到下降沿后，neg_rx_int拉地保持一个主时钟周期
在第三个时钟rising的时候，int1和int2 的值一致，但~的优先级高，rx_int好性不能被拉高啊？
麻烦了

zhjzh72_2004

看来        差距     不是一时半会   就追上的

cobble1

只看了加粗部分，如果理解有误还请包涵。

  楼主似乎是用软件的观点在看代码。实际上，加粗部分的电路实现也就是3个寄存器。一旦出现rx_int出现下降沿，那么neg_rx_int  必定会拉高一个时钟周期，这个时钟就是你的50M主时钟clk。按照verilog代码规范，所有always都是并行执行的。
加粗代码的那个always内部依然是并行执行的，因为实现的电路是3个寄存器。而不是组合逻辑。

至于你说的观察到的现象是“rx_int未置高”我不清楚是什么原因。 但从加粗代码来看，就是一个检沿电路。neg_rx_int为1表明rx_int出现下降沿。

ladeng777

上述代码，可以结合自己的时钟频率修改clk，而bps_para=clk/baud。另外通过示波器可以发现，结束电平为1bit，那么num=12必须都改为10，这样可以解决不能发送字符串的问题！

andyandy

串口程序里有2个时钟，一个是系统时钟，一个是波特率时钟。
按串口协议，下降沿后是一个起始位，为低电平。
在上述程序中，系统时钟远高于波特率时钟。而neg_rx_int 是以系统时钟的节奏变化的，因此检测到下降沿后必然为低，不过那可不是一个主时钟周期，而是很多主时钟周期。
供楼主思考吧。不很清楚你的意图。