TMS320VC5509A的时钟（PLL）

Aguilera

TMS320VC5509A的时钟（PLL） [复制链接]

1.时钟电路
        TMS320VC5509A的内部振荡器复位时为有效。内部振荡器需要外部晶体支持，连接到X1和X2/CLKIN引脚。如果不用内部振荡器，外部时钟连接到X2/CLKIN引脚，X1引脚悬空。当内部振荡器作为时钟源输入到PLLs时，振荡器时钟可以倍频或分频成为CPU时钟、USB时钟等。
        电路连接图如下图所示：

        各电阻电容值参考下表：

        1.PPLs
        （1）Clock Generation in Bypass Mode (DPLL Disabled)
        通过时钟模式设置寄存器的BYPASS_DIV位可以设置DPLL失效。
        （2）Clock Generation in Lock Mode (DPLL Synthesis Enabled)
        The frequency of the reference clock provided at the X2/CLKIN pin can be multiplied by a synthesis factor of N to generate the internal CPU clock cycle. The synthesis factor is determined by:

N=M/D

where: M = the multiply factor set in the PLL_MULT field of the clock mode register
            D = the divide factor set in the PLL_DIV field of the clock mode register

Valid values for M are (multiply by) 2 to 31. Valid values for DL are (divide by) 1, 2, 3, and 4.