提供一段简单的流水线算法（HDL）程序供大家参考。

yupc123

提供一段简单的流水线算法（HDL）程序供大家参考。 [复制链接]

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HDL流水线加速累加算法，分成4段累加增加更新速度，每段1024个数据，取1024*4个数据的平均值，
module radio_add
                        (
                        input clk,
                        input rst,
                        input [20:0] radiodat,                 //AD采样值
                        input daten,                               //数据使能信号
                        output reg [20:0] add_radiodat    //输出的平均值
                        //output daten
                        );
reg [31:0] r_AD_sum;                                //累加和
reg [31:0] r_AD_sum_temp1;                //累加和1
reg [31:0] r_AD_sum_temp2;                //累加和2
reg [31:0] r_AD_sum_temp3;                //累加和3
reg [9:0] r_dat_num;
wire [33:0] w_sum;
assign w_sum=r_AD_sum+r_AD_sum_temp1+r_AD_sum_temp2+r_AD_sum_temp3;
always @(posedge clk or posedge rst)
begin
        if(rst)
        begin
                r_AD_sum<=0;
                r_AD_sum_temp1<=0;
                r_AD_sum_temp2<=0;
                r_AD_sum_temp3<=0;
                add_radiodat<=0;
                r_dat_num<=0;
                //r_radiodat<=0;
        end
        else
        begin
                if(daten)
                begin
                        //r_radiodat<=radiodat;
                        r_dat_num<=r_dat_num+1'b1;
                        if(r_dat_num==0)
                        begin
                                r_AD_sum<=radiodat;                             //第一步，初始化
                                r_AD_sum_temp1<=r_AD_sum;             //第1024步，保存1024个数据的累加和
                                r_AD_sum_temp2<=r_AD_sum_temp1;//第1024*2步，保存1024个数据的累加和
                                r_AD_sum_temp3<=r_AD_sum_temp2;//第1024*3步，保存1024个数据的累加和
                                add_radiodat<=w_sum[33:13];             //第1024*4步，得到1024*4个数据的平均值
                        end
                        else
                        begin
                                r_AD_sum<=r_AD_sum+radiodat;     //第二步，开始累加
                        end
                end
        end
end
endmodule

5525

兄弟，你这个跟流水线比较接近了，还可以在改进改进

assign w_sum=r_AD_sum+r_AD_sum_temp1+r_AD_sum_temp2+r_AD_sum_temp3;
这个计算 时序上有点吃力

yupc123

5525 发表于 2016-8-2 22:02
兄弟，你这个跟流水线比较接近了，还可以在改进改进

assign w_sum=r_AD_sum+r_AD_sum_temp1+r_ ...

水平不错，一眼能看出这个组合逻辑耗时比较长，但是当clk为100M时，是没问题的，而这个程序我是用在1K采样频率的情况下，所以时序上是没问题的

5525

reg [31:0] r_AD_sum;                                //累加和
reg [31:0] r_AD_sum_temp1;                //累加和1
reg [31:0] r_AD_sum_temp2;                //累加和2
reg [31:0] r_AD_sum_temp3;                //累加和3

wire [33:0] w_sum;
assign w_sum=r_AD_sum+r_AD_sum_temp1+r_AD_sum_temp2+r_AD_sum_temp3;

象这样[31:0]宽的，正常只写 2个，
不管时序有多慢,这样代码复用率高些。
象楼主，这么爱动手，生产率的提高2倍。

wugx

这两年一直用功能块，VHDL语言忘掉大半了，

yupc123

5525 发表于 2016-8-3 11:54
reg [31:0] r_AD_sum;                                //累加和
reg [31:0] r_AD_sum_temp1;           ...

你提的意见不错，我采纳了，我改进一下

5525

wugx 发表于 2016-8-3 11:58
这两年一直用功能块，VHDL语言忘掉大半了，

wugx，你好
这说明，软件硬件你 都在行啊。厉害！

欢迎常来，跟大家共享心得体会！

5525

yupc123 发表于 2016-8-3 13:25
你提的意见不错，我采纳了，我改进一下

你不但技术好，快刀干活

还能 听的进人意见，你是棒棒的。
必有高升啊！

wugx

5525 发表于 2016-8-3 20:32
wugx，你好
这说明，软件硬件你 都在行啊。厉害！

欢迎常来，跟大家共享心得体会！

没问题