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一粒金砂(中级)

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Spartan6 FPGA MIG驱动DDR3出现错误? [复制链接]

标题:Spartan6 FPGA MIG驱动DDR3出现DQ13数据线有规律的错误?
问题描述:
1我在调试DDR3时,用了一片MT41JM16JT-15EDDR3,此片FLASHSP605开发板相比MT41JM16JT-187E(本来想定此款的,但是此款没有工业级的)。遇到了如下几个问题:
l 用了MIG生成之后DDR3控制器之后,参考ug388和ug416,按照步骤发现数据全部正确的,灯也正常。
l 在XPS中修改原有基于SP605的设计,其结果如下:
BEGIN mpmc
PARAMETER INSTANCE = MCB_DDR3
PARAMETER C_NUM_PORTS = 1
PARAMETER C_PORT_CONFIG = 1
PARAMETER C_MCB_LOC = MEMC3
PARAMETER C_MEM_CALIBRATION_SOFT_IP = TRUE
PARAMETER C_MEM_SKIP_IN_TERM_CAL = 0
PARAMETER C_MEM_SKIP_DYNAMIC_CAL = 0
PARAMETER C_MCB_RZQ_LOC = K7
PARAMETER C_MCB_ZIO_LOC = M7
PARAMETER C_MEM_TYPE = DDR3
PARAMETER C_MEM_PARTNO = CUSTOM
PARAMETER C_MEM_ODT_TYPE = 1
PARAMETER C_MEM_DATA_WIDTH = 16
PARAMETER C_PIM0_BASETYPE = 2
PARAMETER HW_VER = 6.03.a
PARAMETER C_MPMC_BASEADDR = 0x88000000
PARAMETER C_MPMC_HIGHADDR = 0x8FFFFFFF
PARAMETER C_MEM_PART_DATA_DEPTH = 64
PARAMETER C_MEM_PART_DATA_WIDTH = 16
PARAMETER C_MEM_PART_NUM_BANK_BITS = 3
PARAMETER C_MEM_PART_NUM_ROW_BITS = 13
PARAMETER C_MEM_PART_NUM_COL_BITS = 10
PARAMETER C_MEM_PART_CAS_A_FMAX = 333
PARAMETER C_MEM_PART_CAS_A = 5
PARAMETER C_MEM_PART_TRRD = 7500
PARAMETER C_MEM_PART_TRCD = 13500
PARAMETER C_MEM_PART_TCCD = 4
PARAMETER C_MEM_PART_TWR = 15000
PARAMETER C_MEM_PART_TWTR = 7500
PARAMETER C_MEM_PART_TREFI = 7800000
PARAMETER C_MEM_PART_TRFC = 110000
PARAMETER C_MEM_PART_TRP = 13500
PARAMETER C_MEM_PART_TRC = 49500
PARAMETER C_MEM_PART_TRASMAX = 70200000
PARAMETER C_MEM_PART_TRAS = 36000
BUS_INTERFACE SPLB0 = mb_plb
PORT MPMC_Clk0 = clk_66_6667MHzPLL0
PORT MPMC_Rst = sys_periph_reset
PORT MPMC_Clk_Mem_2x = clk_666_6667MHzPLL0_nobuf
PORT MPMC_Clk_Mem_2x_180 = clk_666_6667MHz180PLL0_nobuf
PORT MPMC_PLL_Lock = Dcm_all_locked
PORT mcbx_dram_addr = fpga_0_MCB_DDR3_mcbx_dram_addr_pin
PORT mcbx_dram_ba = fpga_0_MCB_DDR3_mcbx_dram_ba_pin
PORT mcbx_dram_ras_n = fpga_0_MCB_DDR3_mcbx_dram_ras_n_pin
PORT mcbx_dram_cas_n = fpga_0_MCB_DDR3_mcbx_dram_cas_n_pin
PORT mcbx_dram_we_n = fpga_0_MCB_DDR3_mcbx_dram_we_n_pin
PORT mcbx_dram_cke = fpga_0_MCB_DDR3_mcbx_dram_cke_pin
PORT mcbx_dram_clk = fpga_0_MCB_DDR3_mcbx_dram_clk_pin
PORT mcbx_dram_clk_n = fpga_0_MCB_DDR3_mcbx_dram_clk_n_pin
PORT mcbx_dram_dq = fpga_0_MCB_DDR3_mcbx_dram_dq_pin
PORT mcbx_dram_dqs = fpga_0_MCB_DDR3_mcbx_dram_dqs_pin
PORT mcbx_dram_dqs_n = fpga_0_MCB_DDR3_mcbx_dram_dqs_n_pin
PORT mcbx_dram_udqs = fpga_0_MCB_DDR3_mcbx_dram_udqs_pin
PORT mcbx_dram_udqs_n = fpga_0_MCB_DDR3_mcbx_dram_udqs_n_pin
PORT mcbx_dram_udm = fpga_0_MCB_DDR3_mcbx_dram_udm_pin
PORT mcbx_dram_ldm = fpga_0_MCB_DDR3_mcbx_dram_ldm_pin
PORT mcbx_dram_odt = fpga_0_MCB_DDR3_mcbx_dram_odt_pin
PORT mcbx_dram_ddr3_rst = fpga_0_MCB_DDR3_mcbx_dram_ddr3_rst_pin
PORT rzq = fpga_0_MCB_DDR3_rzq_pin
PORT zio = fpga_0_MCB_DDR3_zio_pin
END
l 但是程序进入DDR3运行时发现程序跑飞。
2、直接用SDK中的memory_test进行测试,结果如下:
file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-30179.pngfile:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-6895.pngfile:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-2295.png
结论:很明显在0x8800C450和0x8800C470地址时,数据发生了变异。
注:DDR3为64M*16的,其在FPGA中的基地址为:0x88000000 - 0x8FFFFFFF
file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-20361.png
0x8F000000开始测试的结果,基本一致。
3、MIG中配置的DDR3如下:所用的DDR3型号为:MT41J64M16JT-15E IT:GTR
file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-4419.png
file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-30071.png
file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-20383.png
4、继续测试发现如下结果:
file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-25610.pngfile:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-22670.png
结论:第一个0x88000000数据不用管
          左图可以看出,在每次地址后4位为0时(即每次16个字节第一个字节),就会出现问题;
          右图可以看出当高16位数据与低16位数据一致时,数据就正常。
5、某天不经意间将这块板卡的3.3V电源换成2.5V电源,发现DDR3工作正常了。非常奇怪。
l 修改之前电源方案:Spartan6BANK0BANK1BANK23.3VBANK31.5VDDR3中的供电电源如下图:
file:///C:\Users\ADMINI~1\AppData\Local\Temp\ksohtml\wps_clip_image-22118.png
l 修改之后的电源方案为:Spartan6BANK0BANK1BANK22.5VBANK31.5V
DDR3的供电为上图中的VCC3V3变成2.5V。其他均不变。此时DDR3工作正常。
6、期间还做过两个实验,将SP605开发板的电源变成3.3V,开发板上DDR3工作正常。说明Spartan6支持其他BANK供电3.3VDDR3 BANK供电1.5V。另一个实验为,将自己画的那块板卡上的DDR3芯片换成完全与开发板一致的芯片,问题没有结果,说明不是MIG或者是控制器的问题。
7、基于以上的分析和定位是否能确定问题基本就是PCB的问题,但是PCB我们是严格按照DDR3布板的要求去画的,期间也改过一版的。
8、希望调试过DDR3或者对这个问题有见解的给予帮助,谢谢。如果涉及到大量工作的,可以通过双方合作的形式展开。
9、附件为问题的WORD版,因为图片好像无法上传。
   其他模块原理图,PCB以及DDR3电源芯片资料。若需要可以联系我。
联系方式:QQ309602530Emailzhangyibing1986090@163.com
若能帮助解决问题有重谢,谢谢。

DDR3问题详细描述.doc

632.5 KB, 下载次数: 14

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本帖最后由 deweyled 于 2014-1-12 09:58 编辑 试着修改DQ13的约束试试。   详情 回复 发表于 2014-1-12 09:54
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五彩晶圆(初级)

沙发
 
本帖最后由 deweyled 于 2014-1-12 09:58 编辑

试着修改DQ13的约束试试。


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一粒金砂(中级)

板凳
 
改过一次,用过offset in before什么的?也不知道改的对不对,反正就试了好几种,一点反应都没有,大侠能帮忙改一下约束吗?谢谢!
一下是开发板的:
#  Spartan-6 SP605 Evaluation Platform
Net fpga_0_RS232_Uart_1_RX_pin LOC = G22  |  IOSTANDARD=LVCMOS33;
Net fpga_0_RS232_Uart_1_TX_pin LOC = F21  |  IOSTANDARD=LVCMOS33;
Net fpga_0_LEDs_4Bit_GPIO_IO_pin<0> LOC = D1  |  IOSTANDARD=LVCMOS15;
Net fpga_0_LEDs_4Bit_GPIO_IO_pin<1> LOC = F3  |  IOSTANDARD=LVCMOS15;
Net fpga_0_LEDs_4Bit_GPIO_IO_pin<2> LOC = E4  |  IOSTANDARD=LVCMOS15;
Net fpga_0_LEDs_4Bit_GPIO_IO_pin<3> LOC = H6  |  IOSTANDARD=LVCMOS15;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<0> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<1> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<2> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<3> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<4> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<5> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<6> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<7> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<8> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<9> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<10> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<11> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_addr_pin<12> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_ba_pin<0> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_ba_pin<1> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_ba_pin<2> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_ras_n_pin IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_cas_n_pin IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_we_n_pin IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_cke_pin IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_clk_pin IOSTANDARD = DIFF_SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_clk_n_pin IOSTANDARD = DIFF_SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<0> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<1> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<2> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<3> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<4> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<5> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<6> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<7> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<8> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<9> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<10> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<11> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<12> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<13> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<14> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dq_pin<15> IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dqs_pin IOSTANDARD = DIFF_SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_dqs_n_pin IOSTANDARD = DIFF_SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_udqs_pin IOSTANDARD = DIFF_SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_udqs_n_pin IOSTANDARD = DIFF_SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_udm_pin IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_ldm_pin IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_odt_pin IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_mcbx_dram_ddr3_rst_pin IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_rzq_pin IOSTANDARD = SSTL15_II;
Net fpga_0_MCB_DDR3_zio_pin IOSTANDARD = SSTL15_II;
Net fpga_0_clk_1_sys_clk_p_pin TNM_NET = sys_clk_pin;
TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 200000 kHz;
Net fpga_0_clk_1_sys_clk_p_pin LOC = L20  |  IOSTANDARD=LVDS_33  |  DIFF_TERM = TRUE;
Net fpga_0_clk_1_sys_clk_n_pin LOC = L22  |  IOSTANDARD=LVDS_33  |  DIFF_TERM = TRUE;
Net fpga_0_rst_1_sys_rst_pin TIG;
Net fpga_0_rst_1_sys_rst_pin LOC = H4  |  IOSTANDARD=LVCMOS15  |  PULLUP  |  TIG;
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一粒金砂(中级)

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再次置顶,再求大牛帮忙分析,谢谢了
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