SDRAM串口实验之依样画葫芦（verilog）

luyaker

SDRAM串口实验之依样画葫芦（verilog） [复制链接]

 

前一段时间在这里申请了开发板，然后一直没来得及做实验，平时太忙。上周花了一天的时间把别人verilog（最初始是特权）写的SDRAM串口读写例程改了改，并添加了一些时序约束，最终跑通了。为什么只花了一天？因为我之前已经用其他板子跑过了一个，只是很多参数不一样。现在将跑过的工程分享给大家。先上两张我开发板的图，用的是Espier画Cyclone 4，V1.2的板子，首先对版主Espier的辛勤劳动以及无私分享表示感谢！
    附件里是做实验的工程，连上串口，下进去就有数据了，波特率9600，一个停止位，SDRAM时钟是96MHz，数据时FPGA自动产生的，正确输出结果是00到FF递增一，再循环。这个工程警告比较少，基本是故意为之的警告，时序也已经收敛。我用的QuartusII版本是Espier的百度云里面的11.1SP2。
    后面我将陆续以回复本帖的方式来谈一谈我是怎么修改的，平时业余时间比较少，可能比较慢；另外也看一下大家的意见。
   不知道我的板子还能不能退呀，最晚期限是啥时候？不行我就收藏了啊。

[ 本帖最后由 luyaker 于 2013-10-17 19:01 编辑 ]

goodeew

在楼主的代码里发现一些错误，改正后有进展。

kdy

恭喜恭喜
退的日期已经过了哦，先收藏以后会考虑折价更换其他的：）
让开发板流通起来

[ 本帖最后由 kdy 于 2013-10-17 22:27 编辑 ]

lyl0719

这几天正在学习SDRAM，不知道楼主写的怎样，先谢谢“luyaker”。

xunxun109

期待

luyaker

看来大家响应不积极啊，顿时木有动力了。。。
上传一个教程，基本SDRAM的问题都可以解决了。

kdy

这段时间刚开学，比较忙吧。贵在坚持啊

luyaker

还有一个100MHz verilog版本的FPGA控制SDRAM，在睿智开发板上跑通过了，需要的可以留邮箱，前十个必回，十个以后不保证。

gs001588

非常有兴趣学习一下，你这个”100MHz verilog版本的FPGA控制SDRAM“，以前试过特权的。邮箱：gs001588@163.com

ahljj

恭喜恭喜

luyaker

马上发给你，请留意查收，如有问题，可在论坛上问我

gs001588

邮件收到，非常感谢

luyaker

下面我来谈一下如果换SDRAM并且更改时钟频率，应该怎么修改。
      我们的开发板用的SDRAM型号是HY57V561620T，是一个4Banks x 4M x 16Bit的芯片（256M），通过查手册可以找到它有13个row，9个column（手册第2页Row Address: RA0 ~ RA12, Column Address: CA0 ~ CA8）。我们的开发板晶振是48M的，倍频之后频率98MHz，在我上传的例程里这个时钟添加一个相移作为SDRAM时钟。现在如果我们想把SDRAM换成睿智开发板里的HY57V641620E，1M x 4Bank x16bit的芯片（64M），在芯片手册里类似前面的表格查得它有12个row，8个column。睿智的开发板晶振是50MHz的，倍频之后频率100MHz，我们想用这个时钟作为SDRAM的时钟。应该怎么弄？
      首先，时钟频率要修改一下，即修改一下verilog里面PLL模块，在Quartus II里面点击Megawizard Plug-in Manager，选择edit an existing…选项，next，双击PLL_CTL.v，出现which device speed grade will you be using？我们用的IC是EP4CE6E22C8，其中C8表示我们用的芯片速度等级是8，所以这里选8.具体EP4CE6E22C8这个名称是什么意思，可以查阅官网的handbook。
what is the frequency of input clk0？其实是问晶振时钟多少，我们用的是48MHz晶振，所以例程里选48MHz，现在我们要改为50MHz。
which output clk will be compensate for ？选C0，啥意思？我也不清楚。
next，勾选creat an 'areset' input to asynchronously reset the PLL，意思是产生areset引脚，作为PLL异步复位的东东，你可以接到FPGA的复位引脚上，也可以不选。勾选creat ‘locked’ output，具体意思我也忘了，自己看对话框右上角的documentation吧。其他不选。
next，next，next，next，next。
      直到c1-core/external output clock。从标题可以看出这是在设置c1这个时钟，我们设置c1为100MHz，用于FPGA内部逻辑。目前actual setting显示是50MHz，是我们的初始时钟，点击clock multiplication factor后面的上下箭头，将clock multiplication factor调成2，可以看到actual setting变成了100MHz，其他不变，next。
设置c2-core/external output clock，同样，再点击clock multiplication factor后面的上下箭头，将clock multiplication factor调成2，可以看到actual setting变成了100MHz，clock phase shift 我们先随意设置一个值，例如6.3ns，这个时钟是输出到SDRAM上作为SDRAM的时钟的，最好输出到FPGA的PLL_OUT引脚。我们斑竹的板子没有输出到FPGA的PLL_OUT引脚，所以出现了一个警告，但是在这个板子上不影响使用。
     其他不变，finish。即完成了时钟设置。
     需要说明的是，c2-core/external output clock设置clock phase shift，我们随意设置成了6.3ns，这个后面我们要修改的，之所以，现在不设置好，是因为我们现在不知道设成多少合适。
     第二步，我们把row和column修改一下。这个要修改的地方比较多，千万不要漏了。
时间关系，先写到这里，希望大家多多支持。

[ 本帖最后由 luyaker 于 2013-10-29 19:48 编辑 ]

hustwangchuang

楼主好人啊，我已经加你好友了。我的邮箱是hustwangchuang@163.com，请发给我一份！

luyaker

咦，美女！求交往
邮件已发送，请留意查收！

[ 本帖最后由 luyaker 于 2013-11-9 11:23 编辑 ]

panchhunhui

最近正在用SDRAM，求楼主指导呀。。邮箱1043283933@qq.com

bigbat

谢谢楼主，这么多的照片没必要了吧。

luyaker

已发送，请查收

panchhunhui

邮件已收到  谢谢楼主

zhao2222

同求 100MHz verilog版本的FPGA控制SDRAM 的程序

邮箱：2265258869@qq.com
谢谢

luyaker

已经发送，如有问题，可在论坛里交流。