modelsim 调用verilog IP核 没有结果

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modelsim 调用verilog IP核 没有结果 [复制链接]

各位大神 大家好 我现在刚学习Veriolg 遇到一个问题   我的程序如下 module work6(clk,add_sub,a,b,result); input clk; input add_sub; input[7:0] a; input[7:0] b; //input[7:0] a; //input[7:0] b; output[7:0] result; wire[7:0] result; //always @(posedge clk)                                                //  begin //    result<=a+b; //  end add_sub add_sub_ceshi(         .add_sub(add_sub),         .clock(clk),         .dataa(a),         .datab(b),         .result(result)); endmodule 我主要的目的调用验证加法器 lpm_add_sub加法器的IP核 ，IP核的调用使用Quartus里面的 Tools---MegaWizard Plug In Manage 中生成的，我现在的问题是我在Quartus里面编译没错，在Modelsim里面编译也没错，但是我在测试的时候，result一直没有结果 这是为什么？谢谢各位大神。楼主的赐教不胜感激！

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ou513

你的testbench如何生成的

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ou513 发表于 2015-6-13 18:50
你的testbench如何生成的

自动生成的 就用quartus start testbench 生成的

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ou513 发表于 2015-6-13 18:50
你的testbench如何生成的

自动生成的 就用quartus start testbench 生成的

P10814076

P10814076 发表于 2015-6-15 15:56
自动生成的 就用quartus start testbench 生成的

大神 帮帮忙啊 谢谢 能给个联系方式吗 我的qq644737323

ou513

把工程发上来，看看一下

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ou513 发表于 2015-6-16 09:21
把工程发上来，看看一下

谢谢

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ou513 发表于 2015-6-16 09:21
把工程发上来，看看一下

大神 能给个联系方式吗 ~

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ou513 发表于 2015-6-16 09:21
把工程发上来，看看一下

大神 能给个联系方式吗

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ou513 发表于 2015-6-16 09:21
把工程发上来，看看一下

由于太多 我就发了.v 和.vt文件  希望大神赐教 坐等

ou513

我不知道你的IP设置成什么样，你用一下quartus文档管理功能，归档后的问题件很小的。步骤如下：
1、选择project菜单下的 “Archive project”功能选项。
2、在弹出的对话框中单击“archive”。
3、归档文件为：工程文件名.QAR。把这个发上来

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ou513 发表于 2015-6-16 11:49
我不知道你的IP设置成什么样，你用一下quartus文档管理功能，归档后的问题件很小的。步骤如下：
1、选择pr ...

大神 你好 我用的是quartus 中的tools 自动生成的 具体设置的步骤如下 ：

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我调用的是LPM_ADD_SUB

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ou513 发表于 2015-6-16 11:49
我不知道你的IP设置成什么样，你用一下quartus文档管理功能，归档后的问题件很小的。步骤如下：
1、选择pr ...

我调用的是LPM_ADD_SUB

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ou513 发表于 2015-6-16 11:49
我不知道你的IP设置成什么样，你用一下quartus文档管理功能，归档后的问题件很小的。步骤如下：
1、选择pr ...

这是我的工程~~~请大神赐教

ou513

我安装的是quartus15.0，好像有点问题，现在仿真不了，我先看一下我的问题来

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ou513 发表于 2015-6-19 16:23
我安装的是quartus15.0，好像有点问题，现在仿真不了，我先看一下我的问题来

问题 已经解决 谢谢大神

chunlei9924

这个贴子好

su787560859

楼主，问题怎么解决的啊，我也是这个问题，跪求解答啊