Inside0

多谢分享！！！

lyl455133

多谢楼主

mcza30

谢谢分享！

南盗

赞一个，不错！！！楼主，邮箱380210752@qq.com

989286555

我的是v2.0的，想知道为什么没有复位引脚

david69

very good. Thank for sharing!

ole007

您好，请问这里的数据要是从AD采样后的数据的话，这个程序貌似得大变吧

shishanye

好帖子，顶一个，本人是初学者，学习了！希望楼主邮箱传授于我秘籍，谢谢！My E_mail：jijileguang@sina.com

520810

串口的FIFO设计的是多大的呢？

爱你的fpga

也给我一份吧
1174316495

xiaodc88

同求 100MHz verilog版本的FPGA控制SDRAM 的程序
65508136@qq.com

ole007

请问这里面的数据产生模块中读写地址产生及写入完成WR_DONE产生的程序那样写的已经是什么，一直没弄明白

ole007

520810 发表于 2014-5-20 13:12
串口的FIFO设计的是多大的呢？

16bit  512

xiaoo

好东西，多谢分享

haoliuxin0806

很有帮助~~谢谢

荒漠小草

谢谢楼主！！！

荒漠小草

xiexei !!

chenren

大神！求救！可以发给我那个100mhzFPGA控制sdram在睿智上面跑的版本吗？拜托了，来晚了。。250422576@qq.com      拜托了

chenren

已经弄了好久了，但是确实不太会时序的约束，所以我的串口读出数据都是ff。dqm我也都接地了！

wjbwlq127

luyaker 发表于 2013-10-24 18:34
还有一个100MHz verilog版本的FPGA控制SDRAM，在睿智开发板上跑通过了，需要的可以留邮箱，前十个必回，十 ...

能否也帮忙发一份100MHz verilog版本的FPGA控制SDRAM 的程序 给我呢，谢谢了！645426701@qq.com