第一次搞FIFO，数据貌似写不进去，求助Ing

jan_von

第一次搞FIFO，数据貌似写不进去，求助Ing [复制链接]

SOPC BUILDER定制了个8位256深度的FIFO，综合能通过，但仿真没成功，各位高手看看呗，给点意见

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity control is

port(clk : in std_logic;

wrreq,rdreq : out std_logic;

usedw : in std_logic_vector(7 downto 0));

end entity;

architecture bhv of control is

begin

process(clk)

begin

if clk'event and clk='1' then

if usedw<"01110101" then

rdreq<='0';

wrreq<='1';

else

wrreq<='0';

rdreq<='1';

end if;

end if;

end process;

end architecture;

eeleader

if clk'event and clk='1' then
if usedw<"01110101" then
rdreq<='0';
wrreq<='1';
else
wrreq<='0';
rdreq<='1';
end if;
end if;
end process;

 

你的读写太简单了！

从你的读写控制来讲，没问题！

但能否读你需要数据或说所读数据是否是你需要的，这个可能就没有控制好了。

同理，写也是一样。

FIFO读写控制还是有点复杂的！

jan_von

请教一下，应该怎样改呢

sundong850607

wrreq,rdreq : in std_logic;

tanlian

读写请求的维持时间应该长一点

eeleader

具体怎么控制是符合你要求。这个需要看你的方案了。FIFO读写基本上满足这个原则的

写数据：

   先准备数据和地址

  然后置写有效

 

写有效一个时钟，写一次；长期有效，写多次；

读数据：

  先准备地址；然后置读有效；

  然后延迟1个时钟，取数据。

 

上面控制原则！你领会了，控制FIFO很简单的

碧水2012

很是受教 我用FIFO的时候开始总是读有效就开始取数据 结果数据总会出问题 缓了一个周期取就精准多了！

eeleader

不可气，多仿真，多思考，自然有收获！