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KwingsLee

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一粒金砂（中级）
楼主
发表于2013-12-10 20:18 只看该作者
 

Altera FIFO核数据写不进去 [复制链接]

小弟新人一枚0-0，最近做工程在用FIFO核当缓存用，用的是异步FIFO，从外部芯片送进来一个时钟、时能和数据，然后在FPGA里用通过进来的时钟把数据和使能同步下，然后送给wrclk，wrreq，data这三个FIFO的端口，用SignalTap看了下时钟，使能，数据的边沿都对齐了，但是wrusedw始终显示是0，没有数据写入，弄了好久也不知道怎么回事，希望各位大大帮忙看看，先谢谢了
FIFOF
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chenzhufly
用modelsim仿真一下嘛  详情 回复 发表于 2013-12-10 22:11
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chenzhufly

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版主
沙发
发表于2013-12-10 22:11 只看该作者
 
用modelsim仿真一下嘛
此帖出自FPGA/CPLD论坛

点评

KwingsLee
额，主要是那个数据什么的时钟，数据什么的都是外部给的，那个过程不太好自己仿真，有可能是因为外部进来的信号没有进行约束的原因么= =？  详情 回复 发表于 2013-12-11 21:51
个人签名生活就是油盐酱醋再加一点糖，快活就是一天到晚乐呵呵的忙
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做一个简单的人，踏实而务实，不沉溺幻想，不庸人自扰
 
 
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KwingsLee

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一粒金砂（中级）
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 楼主| 发表于2013-12-11 21:51 只看该作者
 

回复 沙发chenzhufly 的帖子

额，主要是那个数据什么的时钟，数据什么的都是外部给的，那个过程不太好自己仿真，有可能是因为外部进来的信号没有进行约束的原因么= =？
此帖出自FPGA/CPLD论坛
 
 
 
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