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zwx11205131

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一粒金砂（初级）
楼主
发表于2012-4-23 16:28 只看该作者
 

新手使用FPGA中遇到的问题请教 [复制链接]

最近使用verilog对FPGA进行编程，遇到一个问题。当把一些的信号（比如输入信号，或INOUT信号）引出到测试脚上时，整个FPGA就不工作了。请问下这是怎么回事？为什么会出现这样的情况？怎么解决？望大家指点指点！
信号, 问题
此帖出自FPGA/CPLD论坛

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eeleader
请问你设计电路是时序电路吗？如果是，是全同步设计吗？  详情 回复 发表于 2012-4-25 21:20
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00yaliang

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一粒金砂（中级）
沙发
发表于2012-4-25 15:03 只看该作者
 
测试脚是不是选错了
此帖出自FPGA/CPLD论坛
 
 
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zwx11205131

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一粒金砂（初级）
板凳
 楼主| 发表于2012-4-25 17:34 只看该作者
 
可以确定测试脚没有错，有些信号引出来就很好，没有任何问题！
此帖出自FPGA/CPLD论坛
 
 
 
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wanglei0307

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一粒金砂（中级）
4楼
发表于2012-4-25 21:09 只看该作者
 
把输入信号换个测试管脚或对相同的测试管脚换个输入信号呢？
此帖出自FPGA/CPLD论坛
 
 
 
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eeleader

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五彩晶圆（高级）
5楼
发表于2012-4-25 21:20 只看该作者
 

请问你设计电路是时序电路吗？如果是，是全同步设计吗？

此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
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欢迎光临网上店铺！
 
 
 
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