verilog语句输出疑问

tianma123

verilog语句输出疑问 [复制链接]

input b; reg a; if(i) a <= b; assign c = a; 如果i=0;那么c的值是什么，应该没有值，还是值为0？ c为wire型，那么没有保存，所以没有输出值，这样对不？

chenzhufly

怎么可能没有输出值  不是0就是1 默认为0

Goself

如果i=0，那么a会保持上一次的值不变，而c就是a电平的实时输出。就好比，a是一个电源，c就是连接在电源上的导线，如果a不变，c自然就不变。只是一般情况下，如果c没有在代码中被使用，那么综合器很可能会把它给优化掉。