同一BANK中差分IO与单端IO靠太近的问题求助(EP4CE115)

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同一BANK中差分IO与单端IO靠太近的问题求助(EP4CE115) [复制链接]

同一BANK中差分IO与单端IO靠太近的问题求助(EP4CE115)   
   手头有一个EP4CE115的板子在调试时遇到"同一BANK中差分IO与单端IO靠太近"的问题，
编译过不去，向你们请教下有没有什么方法可以解决。问题如下：
1、板子上有6路高速ADC及6路DAC，系统时钟为245.76MHz。
2、FPGA使用EP4CE115F29I7;软件用QII10.1；ADC输入为LVDS差分信号，DAC输出为2.5V LVCOMS单端信号。
3、在编译时出来类似告警：

     “Error: Pad 111 of non-differential I/O pin  ’da_chan_b[5]'  in pin location  W4 is too close to pad 113  of differential I/O pin 'ad_clk' in pin location Y6  --  pads must be separated by a minimum of 5 pads. Use the Pad View of Pin Planner to debug. ”
     由于IO管脚实际使用比较多（ADC:13对差分对*6；DAC:38*6及其它IO，共400多个IO口），"pads must be separated by a minimum of 5 pads"对于我来说是个不可能实现的任务。没有办法差分信号与单端信号间有5个PAD的间隔。这个问题想麻烦你们看下有没有其它方法，比如在软件上优化设置可能解决。
4、还有一些疑问请教：在LVDS及LVCMOS在同一个BANK里使用有什么注意要点。LVDS输入是否需要加100ohm匹配？LVDS输出是否需要加100ohm匹配？行及列BANK有何不同？

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如果要选LVDS,要么一个BANK全是LVDS,否则要5个PAD间隔,,,LZ如果是输出的话,可以用LVTTL代替LVDS,人为设计二个差分电平,
LVDS输入一定要100ohm,输出在Cyclone1,11中,要加三电阻网络,否则不合lvds的350mv电平要求.