synplify pro 可以综合altera的PLL吗？

eeleader-mcu

synplify pro 可以综合altera的PLL吗？ [复制链接]

derive_pll_clocks
set sclk SYS_PLL|altpll_component|pll|clk[0]
set pclk SYS_PLL|altpll_component|pll|clk[1]
set sd_clk SYS_PLL|altpll_component|pll|clk[2]

我的synplify工程中的sdc文件中约束altera pll的约束synplify pro报错：invalid column name “0”，编译失败。但是我同样的文件在Quartus II就能编译通过。哪位大虾知道原因，请赐教，不胜感激，呵呵！

eeleader

这个应该是synplify 约束的语法没有写对吧.

Sea_eeworld

我觉得用quartus自带的综合工具是比较好的，因为芯片生产商更了解自己所产芯片的结构与参数。