电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 关于avalon总线burst传输的问题

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一粒金砂（高级）

楼主

发表于2010-10-25 09:08 只看该作者

关于avalon总线burst传输的问题 [复制链接]

看到一本书上写到，avalon总线在进行burst传输的时候，主端口必须在整个突发传输期间置所有的byteenable信号线有效，从端口方面，Avalon交换架构在突发传输期间置byteenable的所有信号线有效。我不明白这是什么意思，比如说64位主端口去访问32位从端口，难道要把byteenable8位全部置1吗？这样怎么能区别出来哪些是有效数据呢？还是说在burst模式下不允许这样的不等宽的数据传输呢？

数据, 架构, 信号线

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eeleader

我认为应该是后者意思，BUSRT 模式不应该不等宽去访问端口，否则出错！BURST模式就是为了尽可能多传输数据，这样让所有的数据线全部有效就是这个意思！详情回复发表于 2010-10-25 15:06

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eeleader

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五彩晶圆（高级）

沙发

发表于2010-10-25 15:06 只看该作者

我认为应该是后者意思，BUSRT 模式不应该不等宽去访问端口，否则出错！BURST模式就是为了尽可能多传输数据，这样让所有的数据线全部有效就是这个意思！

此帖出自FPGA/CPLD论坛

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