标签 : hold

同步异步理解测试	5525 2016-5-21	3 1788
在全编译时出现hold time问题，跪求大侠知道	melody881019 2014-1-17	0 1957
FPGA/CPLD数字电路设计经验分享	eeleader 2012-11-7	1 2821
求助verilog 编译的一个状态机无法运行求助	liongsu 2012-6-19	3 2819
弱弱的问下采样保持放大器，一直控制在hold模式，保持时间可以持续多久	mazzz 2011-11-21	1 2971
用过TRF6900 的大虾请进。	huhu2qq 2005-5-31	9 4302
一段vorilog 代码看不懂，望帮忙解答	loveBT 2011-2-16	5 4062
FPGA设计入门学习（基本概念认识）	eeleader 2010-11-24	0 2545
verilog FPGA 中状态转换程序中出现的问题	eeleader-mcu 2010-11-9	1 2938
关于异步的multicycle 分析	eeleader-mcu 2010-10-20	1 3889
ＶＨＤＬ计数器问题	zhouzhaofu 2008-5-13	4 6204
【Quartus问题】Quartus中查看某条路径的时序报告。	eeleader 2010-7-22	0 4418
ispLEVER的时钟约束项hold是否与xilinx的同样处理	eeleader 2010-6-21	0 2549
约束与时序分析问题汇总	eeleader 2010-3-31	1 3241
与FPGA可靠性的几个基本概念	eeleader 2010-3-24	0 2964
FPGA异步时钟设计中的同步策略	eeleader 2010-3-22	0 2978
模拟时出现的错误?	clack411 2010-2-17	2 2440
FPGA设计中的CLK	wenhuawu 2010-1-22	7 4751
FPGA的时钟约束问题	水牛 2009-12-24	0 2807
FPGA工程师面试题集锦-1	unbj 2009-6-23	5 4573

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