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eeleader-mcu

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一粒金砂（高级）
楼主
发表于2010-10-20 11:09 只看该作者
 

关于异步的multicycle 分析 [复制链接]

两个时钟 ，什么时候check setup 什么时候check hold
一直没搞清楚

按道理来说 慢时钟到快时钟 快时钟会有multicycle

也就是不是每一个快时钟的沿都是caputure edge

快时钟到慢时钟 快时钟会有multicycle

不是每一个快时钟的沿都是lunch edge

两个都是快时钟
时钟, hold
此帖出自FPGA/CPLD论坛

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eeleader
SETUP:  建立时间； HOLD:  保持时间；   在时钟沿能准确获取数据的基础就是： 建立和保持时间一定要足够准确，否则就不能准确获取时间。     对应两个时钟不匹配，最好的办法就是：使用FIFO或RAM对数据进行缓冲！！！！！！！！  详情 回复 发表于 2010-10-22 16:26
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eeleader

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TA的资源

五彩晶圆（高级）
沙发
发表于2010-10-22 16:26 只看该作者
 

SETUP:  建立时间；

HOLD:  保持时间；

 

在时钟沿能准确获取数据的基础就是：

建立和保持时间一定要足够准确，否则就不能准确获取时间。

 

 

对应两个时钟不匹配，最好的办法就是：使用FIFO或RAM对数据进行缓冲！！！！！！！！

此帖出自FPGA/CPLD论坛
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