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wenhuawu

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裸片初长成（初级）
楼主
发表于2010-1-22 17:56 只看该作者
 

FPGA设计中的CLK [复制链接]

FPGA设计中时序是需要考虑的三大重要问题（timing,resource,power)之一，本资料详细介绍了setup time,hold time,time skew等等，阅读了本资料后你将会在设计中采取一定的时钟策略让自己的设计满足时序要求。
设计, power, hold, 资料

FPGA时序约束.rar

3.93 MB, 下载次数: 211
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eeleader
谢谢, FPGA设计中, 时钟是设计的命脉, 异常重要!   详情 回复 发表于 2011-1-30 16:26
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weiiew

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五彩晶圆（初级）
沙发
发表于2010-1-22 21:37 只看该作者
 
谢谢楼主分享，学习学习
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zfq_zuo

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一粒金砂（中级）
板凳
发表于2010-1-23 22:11 只看该作者
 
顶了再说1！！！
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yz416154664

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一粒金砂（初级）
4楼
发表于2011-1-9 12:54 只看该作者
 
学习下！  谢谢分享啦
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proan

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一粒金砂（中级）
5楼
发表于2011-1-9 23:08 只看该作者
 
学习学习
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个人签名国巨代理_国巨电阻_三星电容_奇力新电感
 
 
 
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qqichang

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一粒金砂（初级）
6楼
发表于2011-1-11 19:26 只看该作者
 
谢谢
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speedUp

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一粒金砂（初级）
7楼
发表于2011-1-14 20:49 只看该作者
 
学习学习！
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个人签名I'mpossible~
 
 
 
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eeleader

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五彩晶圆（高级）
8楼
发表于2011-1-30 16:26 只看该作者
 

谢谢, FPGA设计中, 时钟是设计的命脉, 异常重要!

此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
http://shop57496282.taobao.com/
欢迎光临网上店铺！
 
 
 
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