XILINX FPGA 设计的点滴

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XILINX FPGA 设计的点滴 [复制链接]

XILINX FPGA 设计的点滴
1、为时钟信号选用全局时钟缓冲器BUFG
2、尽量只用一个时钟沿来寄存数据
3、除了用CLKDLL或DCM产生的时钟外不要在内部产生时钟
4、注意状态机编码的可靠性：状态机转移状态改变的位数越少，则功能越可靠。
5、逻辑级的时延不要超过时序预算的百分之五十
6、使用IOB 寄存器（使用IOB 寄存器的方法是：设置实现选项的属性，选择将输入/输出寄存器或锁存器封装到IOB中（缺省值为关 off）在用户约束文件UCF中设定： INST IOB = TRUE; ）
7、使用同步设计，采用流水线逻辑；乒乓开关逻辑；并行逻辑
8、使用Case语句而不是if-then-else语句
9、在你的组合进程中定义所有的输出或者采用缺省语句
10、避免嵌套if-then 和 case语句
11、对边界进行寄存
12、避免过早锁定你的管脚
13、不要将同时切换的输出全部放置在一排内
14、合理使用约束文件
15、学会阅读报告，调整约束