请教VHDL--关于双口ram对同一地址单元的读写控制

shw009

请教VHDL--关于双口ram对同一地址单元的读写控制 [复制链接]

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY control IS
PORT( clk,rest:IN STD_LOGIC;
           wradd,rdadd:in std_logic_vector (12 downto 0);
       wr,rd:OUT STD_LOGIC);
END control;

ARCHITECTURE behav OF control IS
variable wp,rp:std_logic_vector (2 downto 0);
begin
process (clk,wradd,rdadd)
begin
    if (wradd=rdadd) then
      if (wp/="111") then
          wr<='1'and
          wp<="000";                         -----这行<=
         if(clk'event and clk='1') then
          wp<=wp+'1';
         end if;
         
      else wr<='0';
           rd<='1'and
           rp<="000";
          if (clk'event and clk='1') then
           rp<=rp+'1';
          end if;
      end if;
     end if;     
         
     if(wradd/=rdadd) then
            wr<='1'and
             rd<='1';
     end if;
     
end process;
end behav;

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wr，rd为读写控制
wp，rp为读写时读写为数的计算但是调的时候出问题，主要还是VHDl没学好啊！拜托！
问题：Error (10327): VHDL error at control.vhd(18): can't determine definition of operator ""<="" -- found 0 possible definitions

期间/=出现同样问题。

shw009

怎么没人来啊

kun9shengwei

rp为变量，需用:=赋值
rp<=rp+'1';改为rp:=rp+'1';