学习CPLD是用VHDL 还是VERILOG

wu_jin_liang

学习CPLD是用VHDL 还是VERILOG [复制链接]

现在 学校本科阶段的教学 一般是VHDL
        在企业里一般都是VERILOG

        VHDL 语法相对 严格 代码效率较高些   较大系统 一般都采用它
       VERILOG  和C语言很类似  相对较简单一些
   大家一般都用的是哪个啊

wenhuawu

其实实际应用中他们两个也各分千秋，做一个好的系统应该结合他们两者的优点，所以我认为应该两种语言一起学，因为你现在还没有对某一种语言有偏爱，学起来比较方便。我就是先学了VHDL，现在正学verilog,老是搞混。

heningbo

大家不要整天讨论这些问题：什么学这个好还是那个好；先学一个，当在不断地学习中，你就发现自己需要什么。

wu_jin_liang

版主说的对啊    语言就是个工具  无所谓好不好  关键看用的人

yzzsjccj

我觉得什么东西，关学没用 要用到实际，本人现在正在学这方面的东西，各位大哥有什么好的建议~~谢谢

zqzq501311

我在学VHDL

sadlife1000

:L  学Verilog吧。不用叨叨学哪个好。
你自己亲自写点东西，然后看综合图。在仿真。
综合很重要

taoqimhw

我所在的公司基本上用的都是VHDL， verilog用的比较少。其实两种语言各有千秋，本人首先接触vhdl，工作中也一直在用，同时也在学习verilog，楼上的一位朋友说的好，光学效果不是很好，要用到实际！

kinglisa2009

啥都行。