用fpga实现uart

heningbo

用fpga实现uart [复制链接]

最近翻书，发现有一个用FPGA实现uart通信的实例。于是乎就在自己的实验板上试验起来。但是有一个尚未解决：我的时钟是50mhz的，无法将153600hz整除。但是我还在不断费劲中。其它也照抄了一份，请需要的和初学者批评。我遇到的问题，请高手不吝赐教。

仙猫

　50MHz／153600Hz = 32.55，无法整除。但只要理解UART的收发原理，这点问题就不算问题。浏览了下楼主的VHDL程序，里面找中点（when r_center =>）处的计数值"0100"似乎不太对吧，16分频时中点应定位在7～8处。

　1．就这么用，除以32或33都没问题，误差不到1.6%，做出的东东很正规，一点不算山寨。因为异步通信时，通信双方的相对波特率误差只要不超过4%就行，通常的君子协定为：各方保证误差不超过2%。

　如果有兴趣想再提高一点精度的话，还有几招可玩：

　2．既然自己编程，那么可灵活掌握，不必拘泥于16分频。本来分频的目的就是为了让接收逻辑找到信息位的中点，比如接收可改为8分频的，在count=3处算中点；发送逻辑根本就不需要分频的，如果按 50MHz／9600 = 5208.3 算，波特率精度极高。

　3．利用FPGA的内部资源，先把输入时钟倍频到100MHz上去然后再分频用，误差就很小很小了：100MHz／153600Hz = 651.04。

　4．采用非等分的分频法，做出一个“不太均匀”的153600Hz给收发逻辑用，这样相邻位之间虽然有误差却不会积累起来，比无法整除的32.55要好得多。

仙猫

　各家的FPGA虽略有不同，但都内置了类似的资源。比如Xilinx的Spartan-3e，利用它的DCM模块能轻而易举地对输入时钟做出频率为 ×M÷D 的新时钟来。

　下例是俺拿输入的 20MHz × 15 ÷ 2 做 150MHz 的画面。工具是CORE Generator，厂家提供的免费开发环境里就带着。
　

heningbo

关于：50MHz／153600Hz = 32.55，无法整除。但只要理解UART的收发原理，这点问题就不算问题。浏览了下楼主的VHDL程序，里面找中点（when r_center =>）处的计数值"0100"似乎不太对吧，16分频时中点应定位在7～8处。
书上是这么说的：在r_center状态，对于异步串行信号，为了是每一次都检测到正确的位信号，而且在较后的数据位检测时累积误差较小，显然在每一位的中点检测是最为理想的。在本状态中，就是由起始位求每位的中点，通过对bclk的个数进行计数(rcnt16),但是计数值不是想当然的“1000”；要考虑经过一个状态，即经过了一个bclk周期，所希望得到的是在采样时1/2位。另外可能在r_start状态检测到的起始位不是真正的起始位，可能是一个偶然出现的干扰尖脉冲。这种干扰脉冲的周期很短，所以可以认为保持逻辑0超过1/4个位时间的信号一定是起始位。
但是我试着将中点值改为“1000”也能正常通信。


我自己做的程序如下： uart.rar (628.46 KB, 下载次数: 163)

2009-10-10 08:37 上传

点击文件名下载附件

但是可能因为分频没弄好，传输有问题。请高手指教。我用的是串口助手

heningbo

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ssskstar

不错的dd

zqzq501311

看了上面的高手的回复，我只有膜拜~~

dodo2008

楼主辛苦，互助学习，共同进步

voval

新手来学习一下

lala1008

来学习一下

383077599

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slim443

楼主好资料啊

lni

非常感谢 谢谢啊

wazihe

正在学习！！！！！！！

gaz_yz

顶起来。
我看过类似的程序，不整除是没有关系的，只要每次来沿的时候自校正一下就可以了。我以前用altera
的sopc，后来觉的太麻烦，自已从网上找了一个uart的FPGA小程序，修修改改成适合自已的，就可以了。

looke2

楼主辛苦了！继续优化吧

peace灬maker

学习学习

nanian

都是牛人啊
膜拜

nanian

高手在民间啊

wflovedsp

hao 牛人啊，高手的回复也是让人膜拜