huangteng

由于项目的加密需要，我想尝试使用Stratix II 系列FPGA里面的AES加密IP核，但是我的软件里面没有这个IP核，只在Megastore里面有，请问您有或去过吗？有使用过这个IP核的经验吗？ 谢谢

huangteng

上电了没有？你的USB-Blaster下载器是不是又问题？查一下AS口的电源情况

huangteng

每个脚都有名字的啊，是按照行号和列号来定义的，有什么问题？

taohaerbin

PSD8x系列是CPLD吗 还是GAL

yipinqingtong

你好,我最近在做一个简易的音响设计,用按键控制不同音的输出,然后在外接蜂鸣器,但是一直不出音,听朋友的加了按键消抖,但是对应的灯一直保持亮,不是和原来设定的按下哪个按键对应灯就亮,请问这是怎么回事?

lky000000

quartus查看仿真报告时出现the"simulation waveform" section could not be opened，是不是破解不够彻底，有什么解决方法吗

jesonsyj

这么好的平台。。。一定要大力支持啊~。。。

qd0090

请教关于xilinx ise的优化问题

前些天调了一个算法，其中用移位做乘法，出错，用chipscope观察，结果fpga将我定义的signal的第一位给优化掉了，但是这个signal在后面的算法中有用到，结果直接导致功能失败。具体信息如下：

data_length3(13 downto 7)<=ff_quotient(6 downto 0);         

data_length3(14 downto 14)<="0";
data_length3(6 downto 0)<="0000000";

这时候，ise将我的data_length3中的第一位data_length3（0）给我优化没了，

结果我后面的程序中包含：

data_length3<=data_length3 - data_length4;

结果肯定是不对了。

 

我看了一下综合报告，意思是data_length3（0）恒为0，直接接地了。

 

请教各位，如何能避免这种情况？让fpga别瞎优化，把算法都整错了。

wenhuawu

Quartus2里是有设置的，应该是设置寄存器的优化，没有用过ISE，所以抱歉

liyang121316

张媛媛

要求：基带信号为频率1728~1768MHz（共6个频点，间隔8MHz）
用Verilog编程，ALTERA公司的FPGA器件实现

我是初学者，希望斑竹能给我详细解释一下要求的信号是什么样的信号，怎样实现？

ssawee

这个用fpga只起个控制作用吧。
基带信号用高速pll，载波用dac，然后混频

sblpp

疑问：
FPGA+SDRAM
FPGA中一些数据需要使用SDRAM
软核中的数据也要使用SDRAM
那么 在编译软核的时候 如何链接软核所用数据定义到SDRAM的那个地址上呢？？
还有 软核在跑的时候 是否也是运行在SDRAM上的呢？？