电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › EE_FPGA学习乐园 › altera的FPGA工作的最高频率

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一粒金砂（中级）

楼主

发表于2017-11-13 09:59 只看该作者

altera的FPGA工作的最高频率 [复制链接]

若只考虑FPGA器件性能对工作频率的限制（假设布局布线，走线延迟优化到最有），那么altera的FPGA可工作的最高频率看的是哪个参数，在器件手册上找了很久只发现时钟CLK的最高频率。这个可以作为FPGA器件的工作最高频率么？

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好东西学习学习详情回复发表于 2023-7-31 17:25

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白丁

6423 帖子	16 TA的资源

版主

沙发

发表于2017-11-19 11:55 只看该作者

你还能比PLL最高频率之后的时钟频率更高吗？

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个人签名training

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milan91

7 帖子	0 TA的资源

一粒金砂（初级）

板凳

发表于2018-10-25 09:18 只看该作者

理论上是的，但是考虑到你使用的PLL数量，可能会有所下降

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a534499

22 帖子	0 TA的资源

一粒金砂（中级）

4楼

发表于2018-10-30 09:14 只看该作者

好东西，对于初学者来说，了解这个很有必要，只有掌握了基础的知识才能更上一层楼，以后会经常来逛逛

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用户名已占用

6 帖子	0 TA的资源

一粒金砂（初级）

5楼

发表于2023-7-31 17:25 只看该作者

好东西学习学习

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