Altera FIFO程序编译通过后，使用Modelsim仿真报错

freedom_lq

Altera FIFO程序编译通过后，使用Modelsim仿真报错 [复制链接]

最近在学习Altera的FPGA，参照《你好 FPGA》的书中例程，写了一个16输入，16输出的异步FIFO。编译和仿真都能通过。但是我将输出改为8位，输入16位，其他条件不变后，编译能通过，RTL也正常，但是调用仿真就出错，将程序贴出，希望得到前辈们的帮助。

小范fpr

报错的是实例化的时候多了一个port

ienglgge

端口连接过多。应该是13个，实际发现14个。eccstatus，这个端口在那个模块中没有找到。

freedom_lq

小范fpr 发表于 2017-9-26 08:23
报错的是实例化的时候多了一个port

哦哦~ 我后来也是注释掉了多出来的一个PORT
是不是新的prime版本的ip核更新了，然后modelsim的仿真文件还没有跟上

freedom_lq

ienglgge 发表于 2017-9-26 13:46
端口连接过多。应该是13个，实际发现14个。eccstatus，这个端口在那个模块中没有找到。

这是是quartus prime自动生成的FIFO.V文件，是不是modelsim还没跟上更新

小范fpr

freedom_lq 发表于 2017-9-28 07:57
哦哦~ 我后来也是注释掉了多出来的一个PORT
是不是新的prime版本的ip核更新了，然后modelsim的仿真文件 ...

应该不是，你可以看下fifo的源文件

cleveland2002

直接看所调用的FIFO文件，这是库文件，跟modelsim关系不大。