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一粒金砂(中级)

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Vivado报错求助! [复制链接]

[Opt 31-67] Problem: A LUT6 cell in the design is missing a connection on input pin I3, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT cell name is: u_mig/u_mig_7series_0_mig/u_memc_ui_top_std/mem_intfc0/mc0/rank_mach0/rank_common0/maintenance_request.maint_arb0/maintenance_request.maint_sre_r_lcl_i_1.

[Opt 31-67] Problem: A LUT6 cell in the design is missing a connection on input pin I5, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT cell name is: u_mig/u_mig_7series_0_mig/u_memc_ui_top_std/mem_intfc0/mc0/rank_mach0/rank_common0/maintenance_request.maint_arb0/maintenance_request.maint_srx_r_lcl_i_1.

[Opt 31-67] Problem: A LUT6 cell in the design is missing a connection on input pin I1, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT cell name is: u_mig/u_mig_7series_0_mig/u_memc_ui_top_std/mem_intfc0/mc0/i___82.

[Opt 31-67] Problem: A LUT5 cell in the design is missing a connection on input pin I4, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT cell name is: u_mig/u_mig_7series_0_mig/u_memc_ui_top_std/mem_intfc0/mc0/i___83.

[Opt 31-67] Problem: A LUT5 cell in the design is missing a connection on input pin I4, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT cell name is: u_mig/u_mig_7series_0_mig/u_memc_ui_top_std/mem_intfc0/mc0/rank_mach0/rank_common0/i___81_i_2.
由以上可见,它指向的都是我生成的mig的IP核的底层文件,我找了好久都找不到这个引脚在哪儿?请问大大们,这个问题是因为引脚没连导致的吗?如何解决?

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看描述是缺少输入啊,你从提示的思路去看看?  详情 回复 发表于 2017-7-31 21:51
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一粒金砂(中级)

沙发
 
@5525 求助版主!我刚刚在这个帖子看到大大的解答,但是我的问题解决不了
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一粒金砂(中级)

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本帖最后由 放学后不许跑 于 2017-7-31 13:37 编辑


library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;


entity example_top is
port (
       ddr3_dq       : inout std_logic_vector(31 downto 0);
       ddr3_dqs_p    : inout std_logic_vector(3 downto 0);
       ddr3_dqs_n    : inout std_logic_vector(3 downto 0);

       ddr3_addr     : out   std_logic_vector(14 downto 0);
       ddr3_ba       : out   std_logic_vector(2 downto 0);
       ddr3_ras_n    : out   std_logic;
       ddr3_cas_n    : out   std_logic;
       ddr3_we_n     : out   std_logic;
       ddr3_reset_n  : out   std_logic;
      
       ddr3_ck_p     : out   std_logic_vector(0 downto 0);
       ddr3_ck_n     : out   std_logic_vector(0 downto 0);
       ddr3_cke      : out   std_logic_vector(0 downto 0);
       ddr3_cs_n     : out   std_logic_vector(0 downto 0);
       ddr3_dm       : out   std_logic_vector(3 downto 0);
       ddr3_odt      : out   std_logic_vector(0 downto 0);
   
       clk_i                      : in    std_logic;        
        reset                     : in    std_logic
     );

end entity example_top;

architecture arch_example_top of example_top is

  component mig_7series_0
    port(
      ddr3_dq       : inout std_logic_vector(31 downto 0);
      ddr3_dqs_p    : inout std_logic_vector(3 downto 0);
      ddr3_dqs_n    : inout std_logic_vector(3 downto 0);

      ddr3_addr     : out   std_logic_vector(14 downto 0);
      ddr3_ba       : out   std_logic_vector(2 downto 0);
      ddr3_ras_n    : out   std_logic;
      ddr3_cas_n    : out   std_logic;
      ddr3_we_n     : out   std_logic;
      ddr3_reset_n  : out   std_logic;
      ddr3_ck_p     : out   std_logic_vector(0 downto 0);
      ddr3_ck_n     : out   std_logic_vector(0 downto 0);
      ddr3_cke      : out   std_logic_vector(0 downto 0);
      ddr3_cs_n     : out   std_logic_vector(0 downto 0);
      ddr3_dm       : out   std_logic_vector(3 downto 0);
      ddr3_odt      : out   std_logic_vector(0 downto 0);
      app_addr                  : in    std_logic_vector(28 downto 0);
      app_cmd                   : in    std_logic_vector(2 downto 0);
      app_en                    : in    std_logic;
      app_wdf_data              : in    std_logic_vector(255 downto 0);
      app_wdf_end               : in    std_logic;
      app_wdf_mask              : in    std_logic_vector(31 downto 0);
      app_wdf_wren              : in    std_logic;
      app_rd_data               : out   std_logic_vector(255 downto 0);
      app_rd_data_end           : out   std_logic;
      app_rd_data_valid         : out   std_logic;
      app_rdy                   : out   std_logic;
      app_wdf_rdy               : out   std_logic;
      app_sr_req                : in    std_logic;
      app_ref_req               : in    std_logic;
      app_zq_req                : in    std_logic;
      app_sr_active             : out   std_logic;
      app_ref_ack               : out   std_logic;
      app_zq_ack                : out   std_logic;
      ui_clk                    : out   std_logic;
      ui_clk_sync_rst           : out   std_logic;
      init_calib_complete       : out   std_logic;
      -- System Clock Ports
      sys_clk_i                      : in    std_logic;
      -- Reference Clock Ports
      clk_ref_i                                : in    std_logic;
      device_temp_o     : out std_logic_vector(11 downto 0);
      sys_rst             : in std_logic
      );
  end component mig_7series_0;

  component MIG_CTRL is   
    Port (
      
      app_addr                  : out    std_logic_vector(28 downto 0);
      app_cmd                   : out    std_logic_vector(2 downto 0);
      app_en                    : out    std_logic;
      app_wdf_data              : out    std_logic_vector(255 downto 0);
      app_wdf_end               : out    std_logic;
      app_wdf_mask              : out    std_logic_vector(31 downto 0);
      app_wdf_wren              : out    std_logic;
      
      app_rd_data               : in     std_logic_vector(255 downto 0);
      app_rd_data_end           : in     std_logic;
      app_rd_data_valid         : in     std_logic;
      app_rdy                   : in     std_logic;
      app_wdf_rdy               : in     std_logic;
      

      
      ui_clk                    : in     std_logic;
      ui_clk_sync_rst           : in     std_logic;
      init_calib_complete       : in     std_logic

    );
  end component MIG_CTRL;
  
component clk_wiz_0
   port(
    -- Clock out ports
    clk_out1 : out std_logic;
     clk_out2 : out std_logic;
    -- Status and control signals
    reset : in   std_logic;
    locked : out std_logic;

   -- Clock in ports
   clk_in1 : in   std_logic
   );
   end component;


  
signal app_addr                    : std_logic_vector(28 downto 0);
signal app_cmd                   :     std_logic_vector(2 downto 0);
signal app_en                    :     std_logic;
signal app_wdf_data              :     std_logic_vector(255 downto 0);
signal app_wdf_end               :     std_logic;
signal app_wdf_mask              :     std_logic_vector(31 downto 0);
signal app_wdf_wren              :     std_logic;
   
signal app_rd_data               :      std_logic_vector(255 downto 0);
signal app_rd_data_end           :      std_logic;
signal app_rd_data_valid         :      std_logic;
signal app_rdy                   :      std_logic;
signal app_wdf_rdy               :      std_logic;

  signal  app_sr_req                :     std_logic;
  signal  app_ref_req               :     std_logic;
  signal  app_zq_req                :     std_logic;
  signal  app_sr_active             :    std_logic;
  signal  app_ref_ack               :    std_logic;
  signal  app_zq_ack                :    std_logic;
  signal init_calib_complete        : std_logic;

signal ui_clk                    :      std_logic;
signal ui_clk_sync_rst           :      std_logic;
signal sys_clk_i                      :    std_logic;
signal clk_ref_i                      :    std_logic;
signal sys_rst                     :    std_logic;





begin

clk_wiz_0_inst : clk_wiz_0
   port map(
    -- Clock out ports
    clk_out1 => sys_clk_i,
     clk_out2 => clk_ref_i,
    -- Status and control signals
    reset => reset,
    locked => sys_rst,
   -- Clock in ports
   clk_in1=> clk_i
   );


  u_mig : mig_7series_0
      port map (
       ddr3_addr                      => ddr3_addr,
       ddr3_ba                        => ddr3_ba,
       ddr3_cas_n                     => ddr3_cas_n,
       ddr3_ck_n                      => ddr3_ck_n,
       ddr3_ck_p                      => ddr3_ck_p,
       ddr3_cke                       => ddr3_cke,
       ddr3_ras_n                     => ddr3_ras_n,
       ddr3_reset_n                   => ddr3_reset_n,
       ddr3_we_n                      => ddr3_we_n,
       ddr3_dq                        => ddr3_dq,
       ddr3_dqs_n                     => ddr3_dqs_n,
       ddr3_dqs_p                     => ddr3_dqs_p,
       init_calib_complete            => init_calib_complete,
       device_temp_o                  => open,
       ddr3_cs_n                      => ddr3_cs_n,
       ddr3_dm                        => ddr3_dm,
       ddr3_odt                       => ddr3_odt,
-- Application interface ports
       app_addr                       => app_addr,
       app_cmd                        => app_cmd,
       app_en                         => app_en,
       app_wdf_data                   => app_wdf_data,
       app_wdf_end                    => app_wdf_end,
       app_wdf_wren                   => app_wdf_wren,
       app_rd_data                    => app_rd_data,
       app_rd_data_end                => app_rd_data_end,
       app_rd_data_valid              => app_rd_data_valid,
       app_rdy                        => app_rdy,
       app_wdf_rdy                    => app_wdf_rdy,
       app_sr_req                     => app_sr_req,
       app_ref_req                    => app_ref_req,
       app_zq_req                     => app_zq_req,
       app_sr_active                  => app_sr_active,
       app_ref_ack                    => app_ref_ack,
       app_zq_ack                     => app_zq_ack,
       ui_clk                         => ui_clk,
       ui_clk_sync_rst                => ui_clk_sync_rst,
       app_wdf_mask                   => app_wdf_mask,
-- System Clock Ports
       sys_clk_i                       => sys_clk_i,
-- Reference Clock Ports
       clk_ref_i                      => clk_ref_i,
        sys_rst                        => sys_rst
        );

   
    U_MIG_CTRL : MIG_CTRL Port map(
       app_addr                       => app_addr,
       app_cmd                        => app_cmd,
       app_en                         => app_en,
       app_wdf_data                   => app_wdf_data,
       app_wdf_end                    => app_wdf_end,
       app_wdf_wren                   => app_wdf_wren,
       app_rd_data                    => app_rd_data,
       app_rd_data_end                => app_rd_data_end,
       app_rd_data_valid              => app_rd_data_valid,
       app_rdy                        => app_rdy,
       app_wdf_rdy                    => app_wdf_rdy,

       ui_clk                         => ui_clk,
       ui_clk_sync_rst                => ui_clk_sync_rst,
       app_wdf_mask                   => app_wdf_mask,
       init_calib_complete            => init_calib_complete
        );

end architecture arch_example_top;



这是我的顶层文件,不知道是语法的问题还是逻辑的问题,我是把DDR3的硬件引脚拉出来放在了顶层里,用户引脚和控制文件相连,调用了一个CLK wiz,拉出来两根输入线一个reset,一个clk_i,也放在了顶层端口里。   但是实现的时候总是会报错,IP核我是直接声明例化的,也没有改动,ddr3引脚是直接在IP核配置的时候填进去的,我也排查了引脚,没有发现有遗漏啊。
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闂傚倸鍊搁崐鎼佸磹妞嬪海鐭嗗〒姘e亾妤犵偞鐗犻、鏇㈠Χ閸℃ぞ绮℃俊鐐€栭崝褏绮婚幋鐘差棜闁秆勵殕閻撴洟鏌熼柇锕€鐏遍柛銈咁儔閺屻倝寮堕幐搴′淮闂佸搫鏈粙鎴﹀煡婢跺ň鏋庨柟閭﹀枤閳诲繘姊虹拠鎻掝劉闁煎綊绠栬棟濞村吋娼欐闂佸憡娲﹂崹鎵不閹惰姤鐓曢柍鈺佸暔娴狅箑顭跨憴鍕缂佽鲸鎹囧畷鎺戔枎閹存繂顬夋俊鐐€戦崝灞轿涘┑瀣瀬闁告劦鍠栭~鍛存煟濡櫣浠涙繛鍫熷劤閳规垶骞婇柛濠冩礋楠炲﹥鎯旈姀鐘插闂傚倸鍊风粈渚€鎮块崶褜娴栭柕濞у懐鐒兼繛杈剧秬椤宕h箛娑欑厪闁割偅绻嶅Σ褰掓煟閹捐泛鏋涢柡宀嬬到椤粓鍩€椤掍胶顩查悹杞拌閻庡爼鏌i幋锝呅撻柣鎾存礋閺岋繝宕掑┑鍥┿€婄紓浣哄Х缁垶濡甸崟顖氼潊闁挎稑瀚崳鏉课旈悩闈涗粶妞ゆ垵顦靛顐﹀磼閻愭潙娈熼梺闈涱檧婵″洩銇愰妸鈺傗拺閻犲洦鐓¢妤呮煕濡崵鐭掔€规洘鍨块獮妯肩磼濡厧骞堥梻浣哥秺閸嬪﹪宕㈡總绋跨闁靛牆妫涚粻楣冩煕椤愵偄澧悗姘炬嫹闂傚倸鍊搁崐鎼佸磹瀹勬噴褰掑炊椤掍礁鍓銈嗗姧缁犳垿鐛姀銈嗙厓閺夌偞澹嗛崝宥嗐亜閺傚灝顏紒杈ㄦ崌瀹曟帒顫濋钘変壕闁告縿鍎抽惌娆撴煕閺囥劌鐏犵紒鐙€鍨堕弻銊╂偆閸屾稑顏�闂傚倸鍊搁崐鎼佸磹閻戣姤鍤勯柛顐f礀缁犵娀鏌熼崜褏甯涢柛瀣ㄥ€濋弻鏇熺箾閻愵剚鐝曢梺绋款儏椤戝寮婚敐澶婄疀妞ゆ帊鐒﹂崕鎾绘⒑缂佹ê绗掗柣蹇斿哺婵$敻宕熼姘鳖唺闂佽鎯岄崹閬嶅极妤e啯鐓熼幖娣灮閸熸煡鏌熼崙銈嗗婵犵數濮烽弫鍛婃叏閻戣棄鏋侀柟闂寸绾剧粯绻涢幋鏃€鍤嶉柛銉墻閺佸洭鏌曡箛鏇炐ユい锔诲櫍閹宕楁径濠佸闂備礁鎲″ú锕傚磻婢舵劕鏄ラ柣鎰劋閳锋垿鎮归幁鎺戝婵炲懏鍔欓弻鐔煎礄閵堝棗顏�
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