wodish

写的好啊，今天慢慢研究； 您好，请问下您的邮箱，我的邮箱wodish@qq.com
我工作上是做基于FPGA的机器视觉的，关于lvds有问题问下您；同时我业余再做一个叫eieye的项目，想移植micro-python，也想请教；

wodish

您好，我用的spartan-6，有几个问题想问下：
1.我理解可以不用iserdes，为何必须要用iserdes，如果iddr够用的话是不是就可以不用iserdes？
2.您的对齐方法是不懂clk，然后调整每一路的数据延时，最终找到一个最稳定的采样点。这个方法的前提是ADC必须要发一段时间的特定同步数据（test pattern），如果不允许一直发test pattern呢？比如说我只能1000个bit发送一个16bit的test pattern，其余时间是采样值，这种情况是不是就不能采用这种方法对齐了呢？
3.此处您讨论的是LVDS接收bit对齐的问题，也就是正确采样的问题；但是如果讨论到LVDS的字对齐的时候就需要进一步讨论iserdes的操作了是吗？比如说一路LVDS传输16bit的采样点数据，我如何保证iserdes输出的是16bit对齐的数据流。

wodish

楼主 您好，我看了下第一幅图，发现您是把时钟看成两个部分来做位对齐，即每组lvds输入时钟，同时用倍频时钟来采集这个时钟，看是否符合1或0连续且个数相等。我想请问下，这种方法对齐的时候每路都要输入时钟才能行对吧？

5525

wodish 发表于 2016-7-11 14:14
写的好啊，今天慢慢研究； 您好，请问下您的邮箱，我的邮箱
我工作上是做基于FPGA的机器视觉的，关于lvds ...

这个是 A-Eye项目 项目的一部分，来头不小啊。
小型，智能，联网的视觉项目，前景应该很好！

5525

wodish 发表于 2016-7-11 15:55
您好，我用的spartan-6，有几个问题想问下：
1.我理解可以不用iserdes，为何必须要用iserdes，如果iddr够 ...

SP6, 支持i/o serder的
请参照
http://japan.xilinx.com/support/ ... _guides/j_ug381.pdf

1用iserdes 还是 iddr, 看你的时序要求

2“对齐方法是不懂clk”----> 不是这样的，时钟本身就是参照pattern
如果你有数据做pattern，也可以用数据来calibration

高速ADC 的输出，正常是DDR,  CLK和DATA的时序有的都是对好的，直接采即可，
这个用iddr可以啊。

3. LVDS group（clk, data）内对齐,这个从输出，到电路板走线，到做cable,到接收，
都是group来的，group内误差打了，数据有效窗口就小

如果你的数据不是很快，扛得住窗口缩小，那就拿数据就没问题

5525

这里举例的图像，一个CLK 传 7bit x 5对，
这样一个CLK就是 传 35bit,
这里 group是 (CLK/N, DATA_P/N[4:0])
只要按照CLK来做calibration 即可。

wodish

5525 发表于 2016-7-11 20:09
SP6, 支持i/o serder的
请参照
http://japan.xilinx.com/support/documentation/user_guides/j_ug381. ...

楼主您好 非常感谢回复；
1.楼主发了一个日文版的user guide，敢问楼主懂日文吗？懂日文对生活很有帮助吗？
2.楼主，我对何时用iserdes或iddr这一块儿不太懂，能够举个例子来说明在这二者选择的核心考虑要点？
3. 上面为何说采样时钟要7倍快呢？

本人愚钝，多谢楼主指教；

wodish

5525 发表于 2016-7-11 20:09
SP6, 支持i/o serder的
请参照
http://japan.xilinx.com/support/documentation/user_guides/j_ug381. ...

楼主您好，我又反复看了下，我还是对您的基本思想没理解好，由于我对这一块没有太多的实践经验，所以还想问您下：


1.如何把时钟分为参照数据和时钟两部分？用这个时钟去采集这个时钟吗？
2.为何用7倍时钟来采样参照数据？7是如何确定的？
3.把说有的lvds输入相关的 iodelay tap数，您的意思是每组数据的lvds的tap数设置成一样是吗？也就是假设数据和时钟的线路延时一样？
4.下面的时序图表达的意思是不是说：A是iddr输出的时钟，A下面的很多绿色的条是指的1个时钟周期内idelay可以调整255个tap，B指的和A一样的时钟，只是这里看成是参照数据，B下面的7个框指的是1个时钟周期中数据lvds线路传输7bit数据，最下面的箭头是指idelay的7倍频的采样时钟可以调整到lvds数据每bit的中心点来采集数据，这样保证了每bit数据采集的正确性，采集数据的正确性是楼主所要表达的主题；
楼主，您好，上面我的理解对吗？请多多指教，不胜感激；

wodish

5525 发表于 2016-7-11 19:58
这个是 A-Eye项目 项目的一部分，来头不小啊。
小型，智能，联网的视觉项目，前景应该很好！

呵呵，请多多指教

wodish

5525 发表于 2016-7-11 20:09
SP6, 支持i/o serder的
请参照
http://japan.xilinx.com/support/documentation/user_guides/j_ug381. ...

楼主您好，我看了下xapp524这个文档，楼主的思路是不是如下图所示，只是时钟他是分频您是倍频？


整个结构完成bit对齐的任务；然后把idelay的tap值放入每路的lvds数据线路？

5525

wodish 发表于 2016-7-12 09:36
楼主您好 非常感谢回复；
1.楼主发了一个日文版的user guide，敢问楼主懂日文吗？懂日文对生活很有帮助 ...

你好，不必谦虚

主要是想告诉你有个ug381而已，没有秀日语的意思。
一直都是做的日本的项目，工作需要。

正常iserdes，能采样一个钟多bit,偶数个，奇数个都可以
iddr正常一个钟2个bit

iserders采样也是按时钟采样，一个钟7个bit的话，得用7倍的时钟采样

5525

wodish 发表于 2016-7-12 09:47
楼主您好，我又反复看了下，我还是对您的基本思想没理解好，由于我对这一块没有太多的实践经验，所以还想 ...

1 引脚进来的时钟，可以不通过iodelay->iserdes的path, 送到PLL，来生成7倍时钟
2 一个时钟7个bit,这只是具体，具体几个bit，做之前都是定下来的
3 时钟和数据的路径，送LVDS送的那头FPGA开始，到接收都是 group来的，必须延时控制在几个tap内

4 A 一个时钟1个bit，这个情况正常不一定调整tap,看你时序需要
  B 一个时钟7个bit，这个7倍时钟要中心点采样， 你的理解对的。

5525

wodish 发表于 2016-7-12 10:03
楼主您好，我看了下xapp524这个文档，楼主的思路是不是如下图所示，只是时钟他是分频您是倍频？


整 ...

我说的例子，跟这个接近，
绿色代表数据，蓝色代表时钟

http://www.xilinx.com/support/documentation/application_notes/xapp1064.pdf

调整clk延时，pll延时，还是数据iodelay延时都可以
重要的要保证你的pattern你数据要同步
另外，这个最好自己做上一遍，根据pattern扫描下window，你就清楚了。

wodish

5525 发表于 2016-7-12 21:07
我说的例子，跟这个接近，
绿色代表数据，蓝色代表时钟

http://www.xilinx.com/support/documentatio ...

楼主 您好，感谢您提供的资料，您用的文件里的工程吗？
上面clk的部分是为了实现bit对齐，也就是为了正确的采样数据；下面的是为了字对齐，也就是为了并行化的数据是若干bit对齐的，是这样吗?

5525

wodish 发表于 2016-7-12 21:23
楼主 您好，感谢您提供的资料，您用的文件里的工程吗？
上面clk的部分是为了实现bit对齐，也就是为了正 ...

你的理解对的，
上面是用clk的pattern来calibration,下面是采样数据

Xilinx的reference 只是参照，不对产品负责
且那时候拿到的xilinx代码里面有局限性，且V6那是官方不支持ssc,
代码自己重写的。

jscks

呵呵，路过看看

找找

5525 发表于 2016-6-16 22:46
其他细节，要应具体项目而定：
  clock的抖动范围啦，
  clock带不带ssc啦，带ssc的话，是个什么范围
   ...

楼主好厉害啊

5525

这里有个 serdes 的参照代码，
看了之后怎么连接 core 很有帮助

http://hamsterworks.co.nz/mediaw ... RDES_symbol_locking

5525

刚才是输入的，这个是一个输出的例子。
http://hamsterworks.co.nz/mediawiki/index.php/OSERDESE2

zrl121560

楼主您好，我是设计这个4收4发的LVDS接口电路，我用的是MicroSemi公司的M2S090TSFG484芯片，我想问的是我这个接口是不是接到四个LANE的Serdes接口啊，手册上我也没看到具体怎么设计，求楼主分享一下电路设计经验啊。万分感谢楼主了，楼主看到尽快回复我哈。