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vitashmily

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一粒金砂（初级）
楼主
发表于2007-12-12 22:43 只看该作者
 

请教：如何实现毫秒级脉冲序列的延时输出 [复制链接]

做触发电路设计的时候，需要对某一路的脉冲序列进行毫秒级时间延时后输出，请问用硬件如何实现？ 谢谢！
延时, 设计, 如何
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可用PLD对clock计数延迟。 PLD的规模跟信号的性质有关，如果速度不快用个小小的CPLD就解决了。 如果是高速信号序列需要FIFO的话恐怕就得用FPGA，好在这年头FPGA也不贵。  详情 回复 发表于 2007-12-12 23:17
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仙猫

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裸片初长成（初级）
沙发
发表于2007-12-12 23:17 只看该作者
 

如果需要精确而且想要变更延迟时间的话

可用PLD对clock计数延迟。 PLD的规模跟信号的性质有关，如果速度不快用个小小的CPLD就解决了。 如果是高速信号序列需要FIFO的话恐怕就得用FPGA，好在这年头FPGA也不贵。
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vitashmily

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一粒金砂（初级）
板凳
 楼主| 发表于2007-12-13 14:59 只看该作者
 

回复: 请教：如何实现毫秒级脉冲序列的延时输出

非常感谢！ 我做做看，有问题还要请教。
此帖出自模拟电子论坛
 
 
 
 
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