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【晚十点群直播】关于 FPGA 时钟分频? [复制链接]

 
本帖最后由 574433742 于 2015-9-24 21:57 编辑



一般时钟是采用 50%的占空比,对时钟进行进行2分频、4分频等这个在FPGA做实验的时候,基本代码都有现成的。

50% 占空比的时钟来讨论

1、那么对时钟进行奇数分频,比如 3分频、5分频、7分频该怎么实现呢?

50% 占空比的时钟来讨论
2、倘若奇数分频搞定了,那么如何进行 非整数分频呢? 1.5分频、2.5分频 又该怎么实现呢?




大家来一起讨论吧,,我是来学习的。。


水手:用fpga想怎么分都行女神:少年你的意思是换成其他占空比你就能分出来了对么?
super:奇数分频,就是,有三根头发,要梳个中分,怎么搞定?女神:FPGA好像可以做到阿
水手:必须可以啊
女神:少年,感觉又被你忽悠了阿深度迷茫:弱弱的问一句 啥叫分频啊
super:就是,输入10K,输出3.3K,就是三分频
深度迷茫:就是周期大了3倍?
少年:聪明
女神:你直接记个数不就好了、 判断上升沿或者下降沿
飞鸿浩劫:看半天没看出来讨论的啥
少年:1.5分频呢
深度迷茫:上升沿下降沿都计数 数到3跳变 3分频OK?
女神:上升沿下降沿一起计数阿
super:1.5分频就是2个沿条一下,然后一个沿跳一下
深度迷茫:数到1.5跳变呗
女神:少年耍我们呢,不然怎么会说设定占空比百分五十呢




图:3分频



图:4.5分频

图:4.5分频原理




这是分割线



【晚十点群直播】   开启了,, ,晚  22:00  不定期一个话题,大家一起讨论


  尽在 EEWORLD开发板置换群  309018200    期待大家的加入,与大家一起讨论


思想的碰撞,灵魂的交流。。。




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本帖最后由 TestGuru 于 2017-7-9 13:25 编辑 可考虑按DDS的方式来产生接近任意的输出频率,平均频率可以很精确(频率分辨率=主时钟频率/2^N,N为DDS相位累加寄存器的位数;输出频率=主时钟频率*K/2^N, K为相位步长), 只是输出频率越接近主时钟频率,输出的方波的jitter越大。  详情 回复 发表于 2017-7-9 13:03
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我对此题没啥兴趣,坐等明天的话题讨论。
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来点应用层的哇咔咔咔  详情 回复 发表于 2015-9-22 23:24
 
 

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今晚的话题太坑
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好的,女神,, 你说点建议把,,,,我改正,,我下次我好好准备  详情 回复 发表于 2015-9-22 23:24
个人签名玩板看这里:
https://bbs.eeworld.com.cn/elecplay.html
EEWorld测评频道众多好板等你来玩,还可以来频道许愿树许愿说说你想要玩的板子,我们都在努力为大家实现!
 
 
 

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okhxyyo 发表于 2015-9-22 21:22
今晚的话题太坑

好的,女神,,
你说点建议把,,,,我改正,,我下次我好好准备
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lcofjp 发表于 2015-9-22 20:54
我对此题没啥兴趣,坐等明天的话题讨论。

  来点应用层的哇咔咔咔
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看图1明白了,学习了,谢谢
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要不要加群一起来讨论。。。。。几乎每天都有新话题。。。。  详情 回复 发表于 2015-9-23 11:59
 
 
 

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分数分频的锁相环
看看这篇论文
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想从底层做。。。。  详情 回复 发表于 2015-9-23 11:59
 
 
 

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FPGA分频和单片机分频
有啥不一样
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FPGA 更精确,毕竟是硬件操作,资源费的不多,如果用MCU,就木有任何优势了。。  详情 回复 发表于 2015-9-23 12:00
 
 
 

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顶顶!
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fxyc87 发表于 2015-9-23 06:53
看图1明白了,学习了,谢谢

要不要加群一起来讨论。。。。。几乎每天都有新话题。。。。
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247153481 发表于 2015-9-23 07:30
分数分频的锁相环
看看这篇论文

    想从底层做。。。。
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nmg 发表于 2015-9-23 07:36
FPGA分频和单片机分频
有啥不一样

FPGA 更精确,毕竟是硬件操作,资源费的不多,如果用MCU,就木有任何优势了。。
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难道是版主在学fpga然后
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我是群里扫地的,,只负责整理他们的帖子,,,群里的是大神。没时间整理帖子。。。  详情 回复 发表于 2015-9-23 16:34
 
 
 

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飞鸿浩劫 发表于 2015-9-23 10:38
难道是版主在学fpga然后

  我是群里扫地的,,只负责整理他们的帖子,,,群里的是大神。没时间整理帖子。。。
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原来是藏经阁的扫地神僧  详情 回复 发表于 2015-9-23 19:10
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不错 这个还是挺有意思的
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个人签名生活就是油盐酱醋再加一点糖,快活就是一天到晚乐呵呵的忙
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做一个简单的人,踏实而务实,不沉溺幻想,不庸人自扰
 
 
 

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FPGA中的PLL做升降频,还不能达到所需的频率的话,再考虑和程序联合使用来输出所需频率。
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可考虑按DDS的方式来产生接近任意的输出频率,平均频率可以很精确(=主时钟频率/2^N,N为DDS相位累加寄存器的位数), 只是输出频率越接近主时钟频率,输出的方波的jitter越大。  详情 回复 发表于 2017-7-9 13:03
我们抛开 PLL ,,只是来自己做分频,,,  详情 回复 发表于 2015-9-23 17:15
个人签名www.multi-tech.cn, 免费下载信号采集,分析,产生软件Multi-Instrument, 支持示波器,频谱分析仪,信号发生器
 
 
 

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TestGuru 发表于 2015-9-23 15:14
FPGA中的PLL做升降频,还不能达到所需的频率的话,再考虑和程序联合使用来输出所需频率。

  我们抛开 PLL ,,只是来自己做分频,,,
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574433742 发表于 2015-9-23 16:34
我是群里扫地的,,只负责整理他们的帖子,,,群里的是大神。没时间整理帖子。。。

原来是藏经阁的扫地神僧
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额,,,,我是真扫地的,,,  详情 回复 发表于 2015-9-23 19:47
 
 
 

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飞鸿浩劫 发表于 2015-9-23 17:10
原来是藏经阁的扫地神僧

  额,,,,我是真扫地的,,,
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周六准备详细研究下。。。。  详情 回复 发表于 2015-9-23 20:11
个人签名training
 
 
 

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