Verilog 和 VHDL 的区别

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Verilog 和 VHDL 的区别 [复制链接]

最近学习了一短时间FPGA，一直很好奇，Verilog和VHDL有什么区别？


下面是我查的一些资料，是不是由于verilog的语法和C相似，所以很受人青睐。
VHDL的综合能力比verilog 要强？？
学习了这两个语言，就从写法上感觉有差异（并不像C和Java给人的差异那么明显），其他的没感觉出来，是不是还有什么隐匿的东东，求指点。
thx。。。



VHDL（Very-High Speed Integrated Circuit Hardware Description Language）
这个是1983年，美国国防部创建的。1987年VHDL被IEEE和没故宫国防部却认为标准的硬件描述语言，颁布了IEEE-1076标准。

Verilog HDL
是在c语言的基础上发展而来的硬件描述语言，verilog HDL是1983年GDA（GateWay Design Automation）公司发明的，后来cadence 收购了GDA，1990年cadence成立了OVI（Open Verilog Internation）组织来维护verilog HDL。

lcofjp

还有system verilog

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lcofjp 发表于 2015-7-27 23:40
还有system verilog

又学到新技能了。。。感谢

我去百度了一下，，打个点。。。。

SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，并新近成为下一代硬件设计和验证的语言。
SystemVerilog结合了来自 Verilog、VHDL、C++的概念，还有验证平台语言和断言语言，也就是说，它将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来。使其对于进行当今高度复杂的设计验证的验证工程师具有相当大的吸引力。