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一粒金砂(中级)

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综合时为何总提示Input XXX is unused呢? [复制链接]

  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. use ieee.std_logic_unsigned.all;

  4. entity save is
  5. port(
  6.         frame:in std_logic;                --高电平时,存储
  7.         wrsig:in std_logic;                --上升沿时,到来一个字节的数据
  8.         datain:in std_logic_vector(7 downto 0)
  9. );

  10. end entity save;

  11. architecture behav of save is

  12.         constant N:integer:=51;
  13.         subtype byts is std_logic_vector(7 downto 0);
  14.         type  memory is array(0 to N-1) of byts;
  15.         
  16.         signal        data_mem:memory;
  17.         
  18.         begin
  19.         process (frame,wrsig)
  20.            variable cnt:integer range 0 to 50;
  21.           begin
  22.                 if frame='0' then
  23.                         cnt:=0;
  24.                 elsif rising_edge(wrsig) then
  25.                         if cnt<51 then
  26.                          data_mem(cnt)<=data_in;
  27.                         end if;
  28.                 end if;
  29.         end process;
  30. end behav;
复制代码


为什么综合时总是提示说Input is unused,三个输入都是unused
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没有定义输出,所以这三个输入也就没有任何意义!  详情 回复 发表于 2014-9-5 10:58
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一粒金砂(中级)

沙发
 
帮顶,FPGA玩了几天,没时间玩了。
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个人签名努力
 
 

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一粒金砂(高级)

板凳
 
没有定义输出,所以这三个输入也就没有任何意义!
此帖出自FPGA/CPLD论坛
 
 
 

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