MSP430 F5529定时器A匹配中断如何准确设置

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在设置MSP430F5529定时器A时发现定时器的中断时间好像和预期的有点出入。情况如下：
1.在设置MCLK,SMCLK为2.097152M，实测2.097M,准确。
2.设置定时器输入时钟为SMCLK,分频系数为1，UP计数模式，定时器匹配值TA0CCR0=99。使能中断，中断每次取反P8.1引脚。
3.按照如上设置，理论信号应该为2.097152/(99+1)/2=10.48576K。P8.1产生的信号实测为10.49K。基本准确。
4.当我把定时器匹配值TA0CCR0=99改成TA0CCR0=9时，问题出来了。此时P8.1产生的信号实测为80.75K，和我理论计算的2.097152/(9+1)/2=104.8576K差了快20%，请问各位是哪里设置出问题了？？？？
下面是程序：

#include "io430.h"
#include "Timer_A.h"
void InitCLK(void);
void InitTimerA(void);
int main( void )
{
  // Stop watchdog timer to prevent time out reset
  WDTCTL = WDTPW + WDTHOLD;
  
  P2SEL |= BIT2;//SMCLK  
  P2DIR |= BIT2;//SMCLK
  P8DIR |= BIT1;  
  P8OUT |= BIT1;
  P7SEL |= BIT7;//MCLK  
  P7DIR |= BIT7;//MCLK
  InitCLK();
  InitTimerA();
  __bis_SR_register(GIE);
  while(1)
  {
  }
  return 0;
}
#pragma vector=TIMER0_A0_VECTOR
__interrupt
void TIMER0_A0_IRQ(void)
{
  P8OUT ^= BIT1;
}
void InitCLK(void)
{

  UCSCTL4&=~(SELM_7);//DCOCLK连接到MCLK
  UCSCTL4|=(SELM_3);//DCOCLK连接到MCLK
  
  UCSCTL4&=~(SELS_7);//DCOCLK连接到SMCLK
  UCSCTL4|=(SELS_3);//DCOCLK连接到SMCLK
}
void InitTimerA(void)
{
  TA0CCTL0 |= CCIE;//0x0010;         //比较中断使能
  TA0CCR0 = 9;
  TA0CTL = TASSEL_2 + MC_1 + TACLR;         // SMCLK, upmode, clear TAR
}