基于CMOS图像传感器中DPGA的电容阵列优化研究

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基于CMOS图像传感器中DPGA的电容阵列优化研究 [复制链接]

随着人们对便携式电子产品的需求逐渐增加,CMOS图像传感器的应用越来越广泛。在CMOS图像传感器芯片中,需要一个可以根据光强变化来处理不同亮暗信号的可编程增益放大器(DPGA) ,它可以扩展整个系统的动态范围。通常,我们用开关电容放大器来实现控制增益的要求。但由于CMOS 开关电容采样保持电路速度和精度的同时提高,给电路设计者带来了许多新的挑战。 　　由于整个系统高速高精度的要求, DPGA 的步进增益精度是一个相当重要的性能指标,它不仅受全差分放大器开环增益大小的影响,还更大程度上依赖于开关电容阵列构成的闭环回路。目前,大多数DPGA 或是通过同时改变反馈电容和采样电容达到控制增益的目的,或是通过仅改变反馈电容的大小而达到目的。但是,由于过于复杂的开关电容阵列严重影响了电路的工作速度,从而使系统的频响特性和建立时间不易达到最优值。此外,二进制权重的电容阵列实际上很难得到十分精确的增益步进 。 　　此外,在CMOS开关电容电路中存在着许多噪声源,例如互连线耦合噪声、时钟馈通效应、电源/ 衬底耦合、电荷分配效应以及各种和制造工艺相关的噪声。其中,电荷分配效应和开关噪声将会引起增益的非线性化,从而使放大器的输出信号发生不同程度的失真。由于电荷分配效应和时钟馈通效应与输入信号有关,因此很难通过双采样自校准技术来消除它们对电路的影响。 1 　DPGA的系统结构 　　我们提出的具有流水线结构的高速DPGA 的系统级示意图如图1 所示,放大倍数从6 ～21.875dB 均匀地以1/8dB 为步长进行变化。考虑到随着增益范围的扩大,总的采样电容值将会呈指数函数增长,这将严重影响DPGA 的高频特性。可以将放大器拆分为首尾相连的三级:第一级是固定增益放大器,它对输入信号进行采样并放大2倍;第二级和第三级分别由7bit 数控的低三位和高四位控制,分别以1/8dB 和1dB 为步长进行增益步进。 图1 　DPGA 总体结构原理图 　　下面首先简要说明第二级的电路结构。如图2(a)所示,通过数字控制部分选择所需的放大倍数xi 增益就由采样电容xi C0和反馈电容C0之比确定下来。这样设计的好处是,反馈电容保持不变,反馈增益在电路的放大阶段是固定的,从而使带宽和建立时间不依赖于增益而变化。 　　我们注意到,DPGA 的第三级由7bit 数控的高四位控制,也就是说第三级共需要16个采样电容,从而总采样电容将比前两级大许多,因此严重影响了DPGA 的高频特性。这可以采取下面的方法使第三级的总采样电容值达到最小值。当高增益时,需要较大的采样电容,可以通过若干个较小的采样电容并联相加而得,这样可以更充分地利用所给的电容。 如图2 (b) 所示,当采样电容C0接Vin , 其余采样电容接地时,放大器增益为x0 ;当C0 和C1 接Vin ,其余采样电容接地时,放大器增益为x1,此时对应于四位数控的0001。此时只有C0和C1接入电路。电容C1的大小由下式决定: 　　同理,可以通过类似式(1) 的方法确定其余14个电容的大小。当第三级达到最大增益时, 开关S0、S1、. . . . . .S15 均接输入端, 使得电容C0 、C1 、. . . . . . 、C15 均接入电路,通过下式可计算出C15的大小: 图2 　DPGA采样阶段示意图 　　因为第三级的增益步进x = 1dB≈1. 122 ,所以总采样电容为 　　如果第三级的电容阵列依然采用第二级的方法,可得: 　　显然,改进后电容阵列的总电容由42.5C0 降为5.632C0 ,大大节省了芯片面积,且使电路的工作速度有了显著提高,但是,由于控制电容阵列的数字开关时序变得较为复杂,所以这种改进是以增加电路复杂程度为代价的。 2 　采样电容的优化 　　由于DPGA采用的是采样电容阵列,在这种结构中一个比较重要的噪声源,就是当电容网络由断开到连通时发生的电荷分配效应和时钟馈通效应,因此有必要对其产生的影响和优化方法进行深入的研究。所谓电荷分配效应,就是在总电荷量保持不变的前提下,电荷在电容之间进行重新分配,从而造成一定误差的效应。时钟馈通效应指的是,MOS开关会通过其栅漏或栅源交叠电容将时钟跳变耦合到采样电容上。如图3 所示,采样保持电路中的电容网络包括采样电容Cs ,寄生电容Cp和放大器的输入容抗Ci。这些电容在采样阶段以后,各自存储不同数量的电荷。在放大阶段,电荷将在电容网络中重新分配,从而在电路输出端会产生一定的误差。经过分析,放大阶段电容Cs输出端的电压Va为: 图3 　采样/ 保持电路中电荷分配原理 　　其中: thold表示信号保持的信态, tout 表示信号输出的状态。式(5) 中后二项为电荷分配效应产生的噪声。对于不同电路,该噪声的表示方法各不相同。通常,它依赖于输入信号,并且与采样电容Cs 成反比。因此可以通过增大Cs 来减小电荷分配噪声。但是由于寄生电容Cp 的存在,最好附加一个反馈放大器才可以有效地降低此噪声。同时,此放大器还可以抑制时钟馈通效应。 　　我们知道,简单的CMOS 反相器可当作反馈放大器来减小开关引入的噪声。但这种电路的缺点是,反相器管子尺寸较大,存在较大的输入电容,这不利于抑制电荷分配噪声和时钟馈通效应。可以使用共源共栅(cascode) 反相器使输入电容减小,并增大增益。如图4 所示,图中M1 和M2 是宽长均较小的输入管,增益是通过尺寸较大的cascode 管M3 和M4 得以实现的。可推导出简单反相器和cascode反相器的增益分别为: 　　式中:λn 、λp 分别为NMOS 晶体管和PMOS 晶体管的沟道长度调制系数;β1 、β2 、β3 、β4 分别为M1 、M2 、M3 、M4 的电流增益因子; I0 为反相器偏置在阈值点时的电流。图中的cascode 反相器可以看作是对采样电容增加了一个具有高输入阻抗的单位增益缓冲器,其中, Ci 和Cp2分别为反相器输入端和输出端的寄生电容。当电路工作在采样阶段时,Φ1 为高电平,输入信号被采样到由Cs1 和Cs2 并联组成的采样电容上。寄生电容Cp 被充电到一定的参考电压V ref 。在采样阶段向放大阶段转变的过程中,电荷在Cs1 、Cs2 、Ci 和Cp2之间重新分配,从而将会产生电荷分配误差。此时,由于Ms0 、Ms1的快速断开以及Ms2的快速闭合,大量电荷被注入到结点x 和y 处。可以用增大电容Cs 的方法来减小输入信号对电荷分配噪声和时钟馈通效应的依赖性。设ΔQy和ΔQx 分别为转变过程中注入到结点y 和结点x 处的电荷量,在结点y 和结点x 处分别使用电荷守恒原理,可得: 图4 　改进后的采样/ 保持电路示意图 　　由以上三式可以解出采样保持电路的输出电压vo为: 上式右边的第二项和第三项分别为电荷分配效应和时钟馈通效应所引起的误差。 　　当A >1时,电荷分配噪声可降为: 　　对比图3 未经优化的采样电容电路,该噪声为: 　　可看出电荷分配噪声降低了许多。我们注意到,如果A 足够大,时钟馈通效应引入的噪声可以降低到ΔQy /Cs1 。由于图4 中结点y 的电压是固定的,所以注入电荷ΔQy 为一常量,时钟馈通误差独立于输入信号。 　　对比式(11) 和式(13) 可以看出,通过对Cs 的改进,电荷分配效应产生的误差被大大减小了,而且时钟馈通效应引入的误差不再依赖于输入信号。可见,采样电容中的Cs1 和Cs2 可以用来降低上述两种误差。若想减小电荷分配误差,可以增大电容Cs2 ;而增大电容Cs1 可以减小时钟馈通误差。在实际应用中,通常寄生电容Cp 较大,因此电容Cs2也须相应增大。 3 　模拟仿真与版图 　　分别对优化前后的电路进行仿真,并选取寄生电容Cp的值分别为280fF和60fF,如图5 所示,采用改进的电容阵列结构能把采样电容引入的噪声斜率从原来的0.15降低到0.01。 图5 　不同采样电容的输出误差 　　改进后的DPGA 用Hspice软件模拟后的结果如图6所示:输入电压为0.3V,输出电压由数字控 图6 　DPGA 的仿真结果(simulated by Hspice) 制呈指数增长。0～25600μs为一个模拟测试周期,此期间内增益每200ns步进1/8dB,共有128个步进(对于电压的分贝数表示法则为线性步进) ,增益范围是6 ～21.875dB,工作频率为20MHZ,信号平均建立时间为15ns,整体功耗为58.8mW。DPGA 的版图如图7 ,为了尽可能精确地控制电容的精度,可以在版图设计时固定每个电容的宽度,改变其长度。当精度要求为10-bit ,即由舍入误差小于0.1 %时,设工艺中可控最小长度为ΔL,可得最小可控电容为W×ΔL×Ca ,其中Ca 为每平方米微米的电容,此时最大舍入误差为1/ 2×W×ΔL×Ca ,可以通过下式确定电容的L 。此外,由于电路内部放大器均为全差分结构,因此版图中采取了共心全对称式结构,这样可以降低由工艺带来的失配误差,从而规避芯片制造风险,提高芯片成品率。 图7 　DPGA 的版图照片 4 　结　论 　　本文结合CMOS图像传感器的性能要求,提出了一种优化的DPGA电容阵列结构,并讨论了此种结构中寄生电容引入的时钟馈通和电荷分配效应。通过对电路的改进可以大大减小电路中的总电容值,提高电路的工作速度,同时可以为电容值的选取提供更大的余度,以便在设计过程中更好的处理开关电容电路速度和精度之间的折衷关系。实验结果表明,采用改进的电容阵列结构能把采样电容引入的噪声斜率从原来的0.15降低到0.01。本文对CMOS图像传感器中信号处理电路设计具有一定的指导意义。