时钟的触发时序执行时间？

ydcman

时钟的触发时序执行时间？ [复制链接]

最近在学习FPGA方面知识，对时钟触发有了了解，但有好多问题有些不明白。希望大虾解释
如：
always(posedge CLK)
begin
//执行任务块
end

假如时钟的周期为50nS,占空比50%；所执行的任务块比较耗时间，超过50nS，而此时任务块尚未完全执行完，而新的触发又来到了。
问题来了：此时是重新执行任务块，还是按照上次继续执行？
在设计中如何避免这种情况？
呵呵，初学者，不要见笑！

白丁

always块内是顺序执行的，各个always块是并行的

ydcman

谢谢楼上的解答，我的意思是在begin ......end里面，假如有采用阻塞的方式，综合时有100个门。实际中不可能门与门之间为零延迟，假设每个门延迟为1NS，时钟周期选50MHZ，那么他的周期为20NS。执行任务块内容时在执行到一半时，下一个触发脉冲来到了，这时会怎么样？

白丁

首先，像你说的问题，用阻塞赋值可能产生竞争。根据你说的你可能是认为一个always块只在一次脉冲触发周期内完成的，在always快内是顺序执行的，下次触发到来就执行下一条，只要在器件允许的时钟频率范围内使用，不会出现执行不完一条指令的情况。

ydcman

呵呵，谢谢版主耐心解答！
解释一下我的观点：
我认为一个always块只在一次脉冲触发周期内完成的，在always块内是顺序执行的，一个触发脉冲来时，必须把always模块里全部执行完。
我的疑问：
假如在一个触发来了，开始执行always里面的语句，块里采用阻塞模式赋值。但是这个块执行需要一定时间，假设是50NS，这样问题来了？？ALWAYS里面内容没执行完，新的触发脉冲来了,这样会出现什么结果？
会出现这种现象吗？

白丁

你的观点是不对的，always块内不是在一个时钟周期内完成的。
所以，你的疑问是不存在的。

ydcman

:carnation: 。谢谢答复，版主V5!

catbaby314

always的敏感变量每次发生变化都是一个新的开始，整个always内部的语句会被重新执行，但是这仅仅是一个开始，上次的执行结果仍然存在并不存在清零。但是一个always内部的组合逻辑过长的话也是不行的，如果有非常长的组合逻辑，是需要分出来打拍的，所以你说的情况在实际应用中，如果不是你故意要搞那么长的时延，根本就不会出现。

ydcman

:carnation: ，THANKS！
是不是可以这么理解：
开始是触发时钟决定的，结束是由END语句决定的？

catbaby314

结束不是由end决定的，组合逻辑就相当于是用线把门电路连接起来，数据只要发出去就一定会把电路走完，所以不管这里面的延时有多大，发出去的数据都是会跑完的。举个例子吧，假设你在一根很长的线的一头发010101，那么在另一头一定也会收到010101，不管这根线有多长，不管这个线的延时有多大，总有一个时刻是会收到的。