90纳米遭遇电源管理挑战 硅设计链厂商合力应对

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90纳米遭遇电源管理挑战 硅设计链厂商合力应对 [复制链接]

勿庸置疑，电源管理问题是目前90纳米设计所面临的最大挑战，如何在不断增加的复杂性和功耗间取得平衡已成为一个日益严峻的问题。日前，硅设计链产业协作组织（Silicon Design Chain Initiative，SDC）的成员Applied Materials、ARM、Cadence和TSMC联合推出了经流片验证的低功耗90纳米芯片设计技术，该技术可将芯片的总功耗降低40％。 　　“硅设计链产业协作组织的成员都认为电源管理是当今90纳米设计所面临的最大挑战。过去，90纳米不是主流设计技术的时候，人们很少考虑电源的优化和分析，并且当时也没有足够的能力从设计方法学的角度来解决电源管理的问题。”ARM公司市场部副总裁Neal Carney说，“而今天，硅设计链产业协作组织通过最近的研究开发了一种新的设计方法来减少芯片的功耗。”据介绍，2004年年初，SDC执行委员会就将电源管理定义为当时最急待解决的一个课题，几家公司随即着手开始一个项目，利用各自最先进的产品和技术来解决电源管理问题。“今天我们向业界推出的集成电源管理方法学即来源于当时那个项目。”硅设计链产业协作组织执行委员会主席、Cadence公司工业联盟市场总监Susan Runowicz-Smith说。 　　硅设计链产业协作组织此次推出的低功耗90纳米芯片设计技术采用了多个厂商的技术，如ARM1136JF-S测试芯片、ARM Artisan标准设计单元库和存储器生成器、Cadence Encounter设计平台和TSMC的Reference Flow 5.0，以对现行RTL流程的最小破坏为代价，对SoC的电源和性能进行优化。“此次推出的90纳米设计技术能将功耗降低40％，主要是因为采用了以下技术：使用多个阈值电压单元库来最小化漏电功率，满足性能要求；通过综合自动选择这些单元；自动控制多个供电电压；以及为多个供电电压设计的分析功能。”Neal Carney说。 　　对于主流的芯片设计商来说，要想取得高效的低功耗设计策略并非易事，因为这需要IP供应商、EDA厂商、制造设备供应商和独立的芯片代工厂等半导体芯片设计链的诸多厂商的共同努力。Cadence公司的工业联盟高级副总裁Jan Willis指出：“当前，纳米电子技术所面临的诸多问题并非一家公司所能独立解决的。只有跨整个设计链的各个专业领域公司携手合作，才能使我们的客户成功地开发出纳米级的芯片产品。硅设计链产业协作组织致力于提供经过验证的设计流程，以解决业界最为棘手的纳米级设计问题。Silicon Design Chain集结了各个公司的专业优势，将模型、设计和分析工具、IP以至流片验证联系起来，可为客户提供经过验证的从设计到批量生产的开发方案。” 　　据了解，硅设计链产业协作组织成立于2003年，旨在解决业界最为棘手的纳米级设计问题。