modelsim的前仿真 FPGA(cyclone4)开发板心得第07贴

astwyg

modelsim的前仿真 FPGA(cyclone4)开发板心得第07贴 [复制链接]

总感觉时序仿真才是fpga的重中之重.奈何网上找不到靠谱的资料,能借到的书也都版本过低,只能自己摸索了..
用quartus生成的testbench,没有做任何改动.进入modelsim之后用force添加输入信号,但是很奇怪的是,有些输出信号会改变,有些却总是x
signal是key_sub&key_add.
cnt会在每次时钟信号自增一,但是这个一直都是x,用force初始化成全0也都不动.如图:


工程也上了:
sqar_modelsim.rar (3.05 MB, 下载次数: 29)

2013-7-3 09:58 上传

点击文件名下载附件

谁有比较靠谱的modelsim v10的教程发出来大家一起学习学习吧~

另外:
好像modelsim和quartus对v文件的编译有差别.有些在quartus下面可编译的.v文件在modelsim中会报错,谁有这方面的资料望指点一二  

=====2013年7月1日 20:06:35追加=====

我现在理解的前方真就是写testbench或者留空testbench用force命令添加激励,观察相应输出或者寄存器的信号变化,这样理解对么?

[ 本帖最后由 astwyg 于 2013-7-3 09:58 编辑 ]

kdy

modelsim使用比较简单，虽然用法比较生涩因为是unix的风格，但基本上还是除了操作以外都是可以理解的

kdy

1、首先force不是这么用法的，都是在激励里写语句的，force是在运行过程中想改变一下测试一下的，一般不再一开始就Force
2、sorry，我也没有教程，都是命令行的看看执行了啥就比较清楚了，我是从5.1开始用的，比aldec的稍微难用点但是也差不多；
3、讲讲编译吧，modelsim是把测试和被测试文件都编译成自己的work库，然后调用仿真模型，又xilinx和altera提供，如果你用集成版就不用了，否则要编译一次，所以很自然，quartus编译通过只是被测试文件，modelsim当然通不过，何况有些错根本就是设置而不是编译的问题。
4、改动一下你的模板给一个测试时钟
initial                                                
     begin                                                  
         clk = 0;     
      $display("Running testbench");                       
    end                                                   
always                                                
   begin                                                  
      clk = #5 !clk;              //表示5us脉宽 10us周期                                                            
   end

kdy

modelsim教程还没想好怎么写
几个基本判断
1、红色线表示X，表示输出的信号判断条件不足，比如一个输入没有
2、蓝色表示高阻Hiz，表示本身就是输入信号你没赋值或者输出直接赋值高阻
3、在被测文件中有些寄存器因为没有复位信号，所以没有初值，平时无所谓，因为上电就会清0，但仿真不行，因此，看到top有reg型的给个inital regxx = 0；就行了。反正综合会自动忽略的

astwyg

您这里提到的激励是指testbench么?
昨天问了一遍,帖子误删了.还得麻烦您再讲一下

======2013年7月3日 09:58:53追加========
附件补上了~

[ 本帖最后由 astwyg 于 2013-7-3 09:59 编辑 ]

kdy

对就是指testbench

messiran

最近我做的训练题目是用FPGA实现I2C接口，我的流程是：MODELSIM前仿真-MODELSIM后仿真-下载电路设计到FPGA上面，用QARTUS 内置SIGNAL TAP来进行测试-连接实际的其他模块，删除SIGNAL TAP，用逻辑分析仪来进行检验。你说的用quartus生成的testbench是属于后仿真阶段，我建议是先在MODELSIM里面写代码，然后理想仿真（不考虑实际电路实现情况，没有延时什么的），这个仿真过程需要自己写一个testbench。我觉得所谓的testbench就是根据需要来给你的电路模块提供激励，这个参考夏宇闻的Verilog 教程是不难写的，写好之后就可以自己实现一个闭环系统来做前仿真。前仿真通过之后，把代码转到QUARTUS II里面去，有些细节可能要改，但是很少，然后用quartus编译生成逻辑网表文件（包含了具体电路实现和延时），可以利用这个进行后仿真也可以不做，直接QARTUS 内置SIGNAL TAP来进行测试，这个才是关键！因为前仿真通过很容易，但是一旦涉及到具体的电路实现就会出现很多其他问题，前仿真只是保证逻辑思路对了而已，后面还有很多其他问题需要解决的！我用的是modelsim 6.5,附件里面是自己找的资料，希望能帮到你

astwyg

感谢

kdy

非常感谢messiran同学
前后仿真的测试对象就是testbench可以用一个，但是被测对象不一样，一个是行为级的，另一个为网表或者布局布线后的目标文件。
代码在哪里写都可以的，看习惯，modelsim建prj比较简单。