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一粒金砂(初级)

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初学VERILOG [复制链接]

module led_variety(sys_clk,led);
input sys_clk;//输入时钟是40MHZ
output [7:0] led;
reg [7:0] led;
reg [24:0] count;
reg [4:0] state;
wire clk;
always @ (posedge sys_clk)
count<=count+1'b1;
assign clk=count[24];
always @ (posedge clk)
begin
........
如上,板子的主时钟是40MHZ,主芯片是EP1C20F400,从L14(CLK2)输入40MHZ时钟。
      上面的代码是直接对40MHZ进行分频吗?
      如果是的话,周期就是1/40=0.025uS,CLK是0.025*25=0.625uS吗
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有点错误,吧!周期 0.025us X 2^24  详情 回复 发表于 2012-9-27 21:39
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有点错误,吧!周期 0.025us X 2^24
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谢谢哈,学习!  详情 回复 发表于 2012-9-28 12:24
个人签名一个为理想不懈前进的人,一个永不言败人!
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欢迎光临网上店铺!
 
 

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谢谢哈,学习!
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