新手对时钟的问题

mmmccc

新手对时钟的问题 [复制链接]

新手求指导，如何对时钟进行精准控制，比如我要产生两个30ns和100ns的周期信号，怎么对时间控制？

ahshmj

LOOP:
             MOV    R7，  #23
             DJNZ  R7，$
             CPL     P1.1                 ;假设P1.1输出
            JMP     LOOP

如果你是用的是12m晶振，以上是间隔100us的方波。占空比50%。

另外说一句：学东西，尽量自己多动脑子多动手，实在弄不通时，再去问别人。

[ 本帖最后由 ahshmj 于 2012-8-31 09:51 编辑 ]

did0402104

原帖由 ahshmj 于 2012-8-31 09:50 发表
LOOP:
             MOV    R7，  #23
             DJNZ  R7，$
             CPL     P1.1                 ;假设P1.1输出
            JMP     LOOP

如果你是用的是12m晶振，以上是间隔100us的方波。占空比 ...

这几个语句在Verilog里没见过啊，是VHDL语言？

周期信号是个什么意思？如果是时钟的话，比较通用的方法是用PLL或者DLL这一类的锁相环模块，在工具里面调用一下IP核，Altera的是PLL，Xinlinx的应该是叫DLL，然后照着界面设置一下。如果不是，那就产生一个频率更高的时钟，用计数器产生信号。

[ 本帖最后由 did0402104 于 2012-8-31 10:51 编辑 ]

eeleader

比较精确的时钟，靠的输入系统时钟。如果输入系统时钟较低，则用PLL 倍频。 然后分频出来的时钟精度变高了

jishuaihu

这个是51单片机的汇编！
楼主问问题可以再问的详细一些，虽然这个版块是FPGA/CPLD ，但是我们热心的网友可能不仔细看就回答你哦。
再说一个ahshmj，你的热心我们都支持，但是回复别人的问题最好把问题看清楚了再回答，楼主问的是30ns和100ns的信号，你给出的确实uS的，不是一个级别的啊

ahshmj

我是在首页看到的问题，盲目回复了。