求助一些关于verilog的问题（在Xilinx_ISE上做的东西）

makailove123

求助一些关于verilog的问题（在Xilinx_ISE上做的东西） [复制链接]

本人小菜鸟一枚，有决心有信心学好FPGA开发！！！请各位高手成全！
最近在做一个在Virtex-5的一个FPGA开发板上的多核架构的项目。遇到了一些我尚未了解到的verilog问题。
下面粘段代码，以示代表，求指教：
FIFO36 #(
.SIM_MODE("SAFE"), // Simulation: "SAFE" vs. "FAST", see "Synthesis and Simulation Design Guide" for details
.ALMOST_FULL_OFFSET(13'h0080), // Sets almost full threshold
.ALMOST_EMPTY_OFFSET(13'h0080), // Sets the almost empty threshold
.DATA_WIDTH(36), // Sets data width to 4, 9, 18 or 36
.DO_REG(1), // Enable output register (0 or 1)
// Must be 1 if EN_SYN = "FALSE"
.EN_SYN("FALSE"), // Specifies FIFO as Asynchronous ("FALSE")
// or Synchronous ("TRUE")
.FIRST_WORD_FALL_THROUGH("TRUE") // Sets the FIFO FWFT to "TRUE" or "FALSE"
)
在Xilinx_ISE上，FIFO36是红色字体，我想它应该是一种系统库的调用，只是不知道是什么，对这种调用方式也不了解。请高手指教一下，这种调用的使用方法、有哪些应用，其他的类似这种调用是不是还有很多，我应该去哪里查看他们的信息。谢谢！

eeleader

XILINX的东西博大精深，请高手解决！