关于verilog两种语句设计触发器的问题

htrong8899

关于verilog两种语句设计触发器的问题 [复制链接]

这个问题开始是我刚接触verilog的时候产生的疑问

当用always语句的时候，设计D触发器，综合的时候会直接调用现成的触发器 那么用assign语句的时候会怎么样呢？

因为assign语句

的特性，设计D触发器只能按照触发器的原理图来用门电路设计

 

在QTII 9.0的综合器下进行测试 最后发现两种语句实现D触发器调用的模块完全不同

也就是说用门电路组合成D触发器的时候 综合器不会直接调用现成的触发器

具体的程序和截图在附件里面

tx_xy

刚看了下你的笔记，在第一个用assign的module里面，全是用的逻辑门电路，这是正常的哦。

assign 语句 一般都是综合成门电路 不会综合成触发器的 ：）

htrong8899

我就是这个意思 因为D触发器也是由门电路构成的 所以我就想尝试用assign编写一个D触发器 试试综合器能不能分析出这是个触发器而调用现成的触发器