跟夏老师学FPGA（4）verilog中两种不同的赋值语句

soso

跟夏老师学FPGA（4）verilog中两种不同的赋值语句 [复制链接]

eeleader

在ALWAYS中，根据视频得出下面的结论

ALWAYS @(POSEDGE CLK)

 A<=B;

ALWAYS @(POSEDGE CLK)

 A=B;

 

上面表达的效果是一样的，对吗？

夏宇闻

原帖由 eeleader 于 2011-6-16 08:34 发表 在ALWAYS中，根据视频得出下面的结论 ALWAYS @(POSEDGE CLK)  A<=B; ALWAYS @(POSEDGE CLK)  A=B;   上面表达的效果是一样的，对吗？

 

您这两个always块确实综合后电路一致，但综合前仿真情况可完全不一样。上面那个always块的B是上一个时钟触发沿产生的，而不能是当前产生的。而下一个always块的B可以是当前那个触发沿后产生的。这两种行为是很不同的，但综合后却变成同样的电路，很容易造成错误。

eeleader

请问:夏老师!

  这两个电路应用的时候, 具体在那些方面?

换句话说:

  啥时候用A<=B; 啥时候A=B?