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一粒金砂(初级)

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EPM240 奇怪现象求助 [复制链接]

module test2
(
  input [15:0] xinput,
  output reg [15:0] xoutput
);

reg  [15:0] routput ; 
always @ (xinput)
 begin
 case (xinput)
  16'b???????????????0 :  routput <=  16'b1111111111110000;
  16'b??????????????01 :  routput <=  16'b1111111111100001;
  16'b?????????????011 :  routput <=  16'b1111111111000011;
  16'b????????????0111 :  routput <=  16'b1111111110000111;
  16'b???????????01111 :  routput <=  16'b1111111100001111;
  16'b??????????011111 :  routput <=  16'b1111111000011111;
  16'b?????????0111111 :  routput <=  16'b1111110000111111;
  16'b????????01111111 :  routput <=  16'b1111100001111111;
  16'b???????011111111 :  routput <=  16'b1111000011111111;
  16'b??????0111111111 :  routput <=  16'b1110000111111111;
  16'b?????01111111111 :  routput <=  16'b1100001111111111;
  16'b????011111111111 :  routput <=  16'b1000011111111111;
  16'b???0111111111111 :  routput <=  16'b0000111111111111;
  16'b??01111111111111 :  routput <=  16'b0001111111111111;
  16'b?011111111111111 :  routput <=  16'b0011111111111111;
  16'b0111111111111111 :  routput <=  16'b0111111111111111;
  default : routput <= 16'b1111111111111111;
 endcase 
 end
 xoutput<=routput;
endmodule

 

 

运行结果 xoutput(8) xoutput(9)等应该稳定输出3.3V,为什么输出的是脉冲啊,而且不稳定。

新手,请大家帮忙了,谢谢!

此帖出自FPGA/CPLD论坛

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经过我的分析,我认为还是还是由于多个信号同时变化,产生的冒险与竞争引起。  详情 回复 发表于 2012-3-19 18:12
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经过我的分析,我认为还是还是由于多个信号同时变化,产生的冒险与竞争引起。

此帖出自FPGA/CPLD论坛
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