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电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › verilog语法错误请指正！

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五彩晶圆（高级）

楼主

发表于2012-1-29 14:34 只看该作者

verilog语法错误请指正！ [复制链接]

`timescale 100ps/100psmodule buffer_blocking (out, in);

      input in;
      output out;

      parameter DELAY1 = 103;
      parameter DELAY2 = 103;

always @(in)
#DELAY1 out = #DELAY2 in;  //这个地方报错，(vlog-2110) Illegal reference to net "out".

endmodule

net, reference, always

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输出端口要定义成reg类型，否则系统会默认为wire类型详情回复发表于 2012-2-27 19:23

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一粒金砂（高级）

沙发

发表于2012-1-29 15:53 只看该作者

输出端口OUT没有定义成REG类型！

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一粒金砂（初级）

板凳

发表于2012-2-27 19:23 只看该作者

输出端口要定义成reg类型，否则系统会默认为wire类型

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