input delay /output delay ？

eeleader

input delay /output delay ？ [复制链接]

module ad(
        input clk ，en ,
        input  [7:0]AD，
       output wire AD_CLK
);
wire PLL_CLK1,PLL_CLK2 ;
PLL1    PLL1(clk ,PLL_CLK1) ;
PLL2   PLL2(clk,PLL_CLK2) ;
assign PLL_CKJ3 =  en ? PLL_CLK2 :  PLL_CLK1 ;
lcell lcell_inst(.in(PLL_CLK3) ,.out(AD_CLK)) ;
reg [7:0]AD_F ;
always @(posedge PLL_CLK3)
      AD_F <= AD ;
endmodule
以上为AD的控制采集程序 ，其中CLK为外部的输入时钟，PLL_CLK1为经过PLL后倍频的时钟100M，
PLL_CLK2为倍频后的时钟125M,
en为选择信号,选择主控时钟为PLL_CLK2 还是PLL_CLK1.
AD_CLK是输出给AD的时钟,
AD为AD进入FPGA的8位采集的数据.
其中AD的Tco参数为2ns .板子的延迟为0.5ns.
从PLL_CLK3 到AD_CLK的走线延迟为 8ns.
请问大家
1 : 如何对这个例子进行约束 ?
2 :如果要对AD进行 input delay 约束应该怎么约束呢?
3 : 如果进行output delay 约束该怎么约束呢?
4 除了输入clk外,还需要约束别的输入信号吗?

eeleader-mcu

感觉楼主需要约束太多了，这样还像不好搞，综合器无法识别的，最好把整个系统都同步到一个系统时钟下工作，然后在多系统时钟下的信号进行约束。

楼主的输入时钟，还有锁相时钟以及输出时钟，这样太多了就没法约束了。如果不同时钟域的信号间是不能约束的，因为不同时钟间没有明确的相位关系！