每日一问

奔跑的蜗牛 · 发表于2011-12-13 10:15

每日一问 [复制链接]

4、在下列程序中，给出了几种硬件实现，问以下的模块被综合后可能是哪一种？

always @(posedge clock)

if(A)

C=B;

1)不能综合

2）一个上升沿触发器和一个多路器

3）一个透明锁存器

4）一个输入是A，B，clock的三输入与门

5）一个带clock有始能引脚的上升沿触发器

像这类问题，现在这个阶段我感觉做起来比较模棱两可，不太能肯定自己的判断？大家都是怎么样理解的？

奔跑的蜗牛 · 发表于2011-12-13 10:20

还是我自己先说说我的看法，我觉得这个是比较深入理解相应硬件的实际作用，还有就是对自己编写代码时要做到心中有数，就是很清楚自己的代码对应着怎么样的实际器件，这个需要我们有扎实的数字逻辑基础和规范准确地编写代码的能力。可能我现在对这些相应的器件还没有真正的理解他们的逻辑关系，所以在对应上就会出现模棱两可的现象吧？

fuyaolong · 发表于2011-12-13 20:51

1个LUT+1个寄存器
LUT实现一个2选1数据选择器，需要消耗掉LUT的三个输入端口，三个输入数据分别是A、B和寄存器输出，LUT的输出接到寄存器的数据输入端，就是这么一个结构

奔跑的蜗牛 · 发表于2011-12-15 08:44

哦，这样啊！呵呵，谢谢

eeleader · 发表于2011-12-15 14:11

对上面的问题，如果A,B是输入，C输出，

则综合成一个D触发器，带使能的D触发器。

奔跑的蜗牛 · 发表于2011-12-17 10:03

正确答案是（2）和（5），其实答案不重要，重要的是怎么去理解你写的代码与实际综合成的电路之间的关系！

jjkwz · 发表于2011-12-18 14:54

带clk的上升沿的一个触发器，这个是一个比较典型的触发器例子，很多fpga的verilog书上都有这个例子的

奔跑的蜗牛 · 发表于2011-12-23 09:19

这我就是从夏老师书上摘出来的

每日一问 [复制链接]

最新回复

回复板凳 fuyaolong 的帖子

回复 5楼 eeleader 的帖子

回复 7楼 jjkwz 的帖子

每日一问 [复制链接]

最新回复

回复 板凳 fuyaolong 的帖子

回复 5楼 eeleader 的帖子

回复 7楼 jjkwz 的帖子

回复板凳 fuyaolong 的帖子