FPGA的时序约束

wanglei0307

FPGA的时序约束 [复制链接]

本人最近在时序约束方面的东西,但看了一写资料是云里雾里,望高手能为小弟指点迷津.

eeleader

请具体一点你的问题，方便大家讨论哦！时序约束这个问题太大，太宽，内容太多，请你提出具体问题。

wanglei0307

我是刚入行没多长时间，以前写程序没考虑过时序约束，现在在读完一些时序约的资料后一些概念是知道了，但不是太清楚怎么运用于实际胡项目，希望能得到指点啊！

wanglei0307

C语言写的函数Read_Singal()。每调用一次可产生一个脉冲通过电缆送给以PCB板上的FPGA，当用for语句连续调用Read_Singal()产生一连串的脉冲Pre_CLK送入FPGA时,对于Pre_CLK如何进行实习约束？

eeleader

Pre_clk是外部输入时钟,与FPGA主时钟是啥关系?

wanglei0307

Pre_clk与主时钟没关系，它是调用函数时才有

atomdust

这样产生的时钟稳定吗？
FPGA上没有其他的时钟源了吗？
对Pre_clk做约束很简单，假设其周期为20ns，那么约束如下
NET "Pre_clk" PERIOD = 20ns;